公开(公告)号：CN1497920A

公开(公告)日：2004-05-19

申请号：CN200310100631.2

申请日：2003-10-10

Applicant: 尔必达存储器株式会社

Inventor： 柴田友之 ,  大石贯时

IPC: H04L29/02

Abstract: 本发明提供了一种用于输出数据的转换速度控制方法，甚至当在用于输出的第一电源(VDD)和内部使用的第二电源(VDDQ)之间的电位差中发生改变时，所述方法也能够改进输出数据窗。通过使用VDD－VDDQ电位差检测电路和使用转换速度控制电路可实现该转换速度控制方法，所述VDD－VDDQ电位差检测电路用于检测VDD和VDDQ之间的电位差方面的降低并以指定定时产生第一信号，以及用于检测VDD和VDDQ之间的电位差方面的增加并以指定定时产生第二信号，所述转换速度控制电路用于当所述第一信号显著时实施控制从而增大在输出数据下降时发生的过渡速度，并且当所述第二信号显著时实施控制从而增大在输出数据上升时发生的过渡速度并产生输出数据。

公开(公告)号：CN1495896A

公开(公告)日：2004-05-12

申请号：CN03154665.X

申请日：2003-08-22

Applicant: 尔必达存储器株式会社

Inventor： 松井义德

IPC: H01L27/00 ,  H01L21/8242 ,  G11C11/34

CPC classification number: G11C7/1048 ,  G06F13/4243 ,  G06F13/4256 ,  G11C7/10 ,  G11C8/18 ,  G11C11/401 ,  G11C11/4093 ,  G11C29/028 ,  G11C29/50012

Abstract: 通过减少由于在存储控制器和存储模块之间的不同布线中的分支和阻抗不匹配所引起的反射信号等的影响以及由于存储模块中的数据、命令/地址和时钟的传输延迟引起的影响，可以实现高速操作的存储系统。为此，存储系统包括存储控制器和安装了DRAM的存储模块。缓冲器安装在存储模块上。缓冲器和存储控制器通过数据布线、命令/地址布线和时钟布线互相连接。存储模块上的DRAM和缓冲器通过内部数据布线、内部命令/地址布线和内部时钟布线互相连接。数据布线、命令/地址布线和时钟布线可以级联连接至其它存储模块的缓冲器。在存储模块的DRAM和缓冲器之间，使用与时钟同步的数据相位信号实现高速数据传输。

公开(公告)号：CN1495881A

公开(公告)日：2004-05-12

申请号：CN03154373.1

申请日：2003-08-20

Applicant: 尔必达存储器株式会社

Inventor： 佐藤好弘

IPC: H01L21/768 ,  H01L21/31

CPC classification number: H01L27/10885 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76897 ,  Y10S438/945 ,  Y10S438/946

Abstract: 本发明公开了一种制造半导体设备的方法，其依次包括以下几个步骤：在底层绝缘膜上依次淀积金属、氮化物和氧化物膜，对氮化物膜和氧化物膜进行构图，使氧化物膜的构图区域小于氮化物膜的构图区域，利用所述氮化物膜和氧化物膜作为掩模对所述金属膜进行构图，在氮化物膜、氧化物膜和金属膜上形成具有锥形平顶结构的侧壁膜，用夹层电介质膜包埋侧壁氧化物膜，利用侧壁氧化物膜作为腐蚀停止器在夹层电介质膜和底层氧化物膜中形成一接触孔。

公开(公告)号：CN1404153A

公开(公告)日：2003-03-19

申请号：CN02132246.5

申请日：2002-09-03

Applicant: 尔必达存储器株式会社

Inventor： 桥本刚 ,  伊藤丰

IPC: H01L27/108 ,  G11C11/401

CPC classification number: G11C11/4074 ,  G11C11/406

Abstract: 在要求进行刷新操作的半导体存储器中，在每次结束刷新操作时，控制方法将作为比外部电源电压高的升高电压的位线电压、作为施加到半导体衬底上的负电压的存储阵列衬底电压以及用于再现保持在存储单元内的数据的位线预充电电压停止预定的周期。在这种情况下，将字线的电压输出端和存储阵列衬底电压分别驱动到地电位。为了恢复这些电压，停止输出字线电压，直到存储阵列衬底电压升高到某种程度。