一种铜互连结构及其制备方法

    公开(公告)号:CN112018079A

    公开(公告)日:2020-12-01

    申请号:CN202010747376.4

    申请日:2020-07-29

    Abstract: 本发明公开一种铜互连结构及其制备方法。该铜互连结构包括:自下而上依次包括铜金属线(200)、第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204);通孔/沟槽结构,两者垂直相连通,贯穿第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204),其中,沟槽位于通孔上方;AlN/Al2O3叠层薄膜(206),阻挡层(207)和铜薄膜(208),其中,AlN/Al2O3叠层薄膜(206)形成在通孔和所述沟槽的侧壁,且不与通孔底部相接触;阻挡层(207)覆盖AlN/Al2O3叠层薄膜(206)并覆盖通孔底部的铜金属线(200)的表面;铜薄膜(208)完全填充通孔/沟槽内部;铜扩散覆盖层(209),覆盖铜互连结构的上表面。

    一种纳米电容三维集成结构及其制备方法

    公开(公告)号:CN112018070A

    公开(公告)日:2020-12-01

    申请号:CN202010754763.0

    申请日:2020-07-31

    Abstract: 本发明公开一种纳米电容三维集成结构及其制备方法。该纳米电容三维集成结构包括形成在硅衬底的沟槽内的垂直堆叠的第一纳米电容结构和第二纳米电容结构,两者相互并联连接。本发明将一次性刻蚀出高深宽比硅纳米结构变为两次刻蚀出高深宽比硅纳米结构,可以降低对刻蚀设备精度的要求,从而可以降低制造成本。由于单个硅纳米结构的深宽比降低,所以薄膜台阶覆盖率可以提高,薄膜的保形性也可以增强,从而可以减小薄膜在沉积过程中孔洞的出现。并且可以采用传统的溅射设备来沉积金属材料,从而可以获得电阻率较低的金属电极。此外,能够提高纳米电容整体的电容密度,减少电容所占据的平面面积,从而可以获得小尺寸的能量缓冲器件。

    一种DRAM芯片三维集成系统及其制备方法

    公开(公告)号:CN111883498A

    公开(公告)日:2020-11-03

    申请号:CN202010620300.5

    申请日:2020-06-30

    Abstract: 本发明公开了一种DRAM芯片三维集成系统及其制备方法。在硅片正反面刻蚀出若干个沟槽结构;然后,在上下相对的两个沟槽之间刻蚀出TSV结构进行电气连通;接着,在沟槽内放置DRAM芯片,并采用铜-铜键合的方式使得垂直方向上芯片与TSV结构电气连通;最后进行重布线,使得水平方向上的芯片之间电气连通。本发明能够充分利用硅材料,而且可以避免转接板出现翘曲、变形等问题。此外,将芯片放置在沟槽内,既不会增大整体封装厚度,又能保护芯片不会受到外力冲击。

    基于高功能密度硅通孔结构的三维电容电感及制备方法

    公开(公告)号:CN111769095A

    公开(公告)日:2020-10-13

    申请号:CN202010561660.2

    申请日:2020-06-18

    Abstract: 本发明属于半导体器件技术领域,具体为一种基于高功能密度硅通孔结构的三维电容电感及制备方法。本发明三维电容电感包括:衬底,形成有硅通孔;三维电容,形成在所述硅通孔的侧壁上,依次包括第一金属层、第二绝缘层和第二金属层;三维电感,由所述硅通孔的中心填充金属和平面厚金属再布线构成;其中,所述硅通孔的侧壁与所述三维电容之间设有第一绝缘层,所述三维电容与所述三维电感之间设有第三绝缘层。本发明能够有效增加集成系统中电容和电感的值,同时能够在三维集成中将电容电感集成在芯片附近,也能提高三维集成中硅通孔的功能密度,提高系统集成中硅的利用率。与其他有机基板上的离散电容电感相比,集成度大大提高。

    一种低功耗二维材料半浮栅存储器及其制备方法

    公开(公告)号:CN111540745A

    公开(公告)日:2020-08-14

    申请号:CN202010401243.1

    申请日:2020-05-13

    Abstract: 本发明属于集成电路存储器技术领域,具体为一种低功耗二维材料半浮栅存储器及其制备方法。本发明的半浮栅存储器,采用高介电常数材料作为阻挡层和隧穿层,可以在满足等效氧化层厚度的前提下,减小漏电流,从而降低功耗;采用PTCDA作为在二维材料表面生长高介电常数材料的缓冲层,可以抑制位阻效应,增大成核密度,可以生长出致密的高介电常数材料,进而可以抑制漏电流,降低功耗。此外,利用PTCDA与二维材料之间没有共价键的优点,从而减少两者之间的界面缺陷,可以抑制漏电流,降低功耗。

    一种基于双浮栅材料的半浮栅存储器及其制备方法

    公开(公告)号:CN111477627A

    公开(公告)日:2020-07-31

    申请号:CN202010346231.3

    申请日:2020-04-27

    Abstract: 本发明属于集成电路存储器技术领域,具体为一种基于双浮栅材料的半浮栅存储器及其制备方法。本发明的半浮栅存储器包括:半导体衬底,具有第一掺杂类型;半浮栅阱区,具有第二掺杂类型,位于半导体衬底的上层区域;U型槽,贯穿所述半浮栅阱区,底部处于所述半浮栅阱区的下边界;第一栅极叠层,包括第一栅介质、第一金属栅、富含缺陷的绝缘材料层和金属纳米晶;第二栅极叠层,包括第二栅介质层和第二金属栅;栅极侧墙,位于所述第一栅极叠层和第二栅极叠层两侧;源极和漏极,具有第二掺杂类型,位于第一、第二栅极叠层两侧。本发明利用拥有大量缺陷的绝缘材料和彼此相互分离的金属纳米晶作为双浮栅,有利于数字信号的分辨,增加存储器刷新时间。

    一种快速可擦写浮栅存储器及其制备方法

    公开(公告)号:CN111463212A

    公开(公告)日:2020-07-28

    申请号:CN202010172782.2

    申请日:2020-03-12

    Abstract: 本发明属于半导体器件技术领域,具体为一种快速可擦写浮栅存储器及其制备方法。本发明的快速可擦写浮栅存储器,包括:衬底;覆盖衬底的阻挡层,其为绝缘介质;形成在阻挡层上的浮栅;平行邻接放置在所述浮栅上的第一异质结和第二异质结,由二维材料组成;覆盖第一异质结和所述第二异质结的隧穿层,其为二维材料;形成在所述隧穿层上的沟道层,其为二维材料;以及形成在沟道层表面的源极和漏极。本发明采用两个导通方向相反的二维半导体材料构成的异质结作为电荷擦写通道,能够有效改善电荷擦写速度的对称性、加快读写速度。

    可调谐焦平面阵列器件及其制备方法

    公开(公告)号:CN108646404B

    公开(公告)日:2020-07-03

    申请号:CN201810488576.5

    申请日:2018-05-21

    Applicant: 复旦大学

    Abstract: 本发明属于半导体器件技术领域,具体为一种可调谐焦平面阵列器件及其制备方法。本发明制备方法的步骤为:在衬底上制作焦平面阵列;将所述焦平面阵列从衬底上分离;形成半球形聚合物转移支撑衬底;将所述焦平面阵列转移至所述半球形聚合物转移支撑衬底上,并进行封装;以及将所述封装后的焦平面阵列粘贴到可变曲率镜面的上表面,通过在所述可变曲率镜面背面的中间位置施加作用力,使所述焦平面阵列可调谐。本发明能够使焦平面阵列器件的形变呈球形形变,从而提升光学系统性能的提升,排除其他不规则形变导致的性能损失。

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