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公开(公告)号：CN115291665A
公开(公告)日：2022-11-04
申请号：CN202211119037.7
申请日：2022-09-13
Applicant: 南京大学
IPC: G05F1/567
Abstract: 本发明公开了一种带失调消除的带隙基准电路，该电路包含振荡器电路、带隙基准电路和电阻修调电路，其中振荡器电路包含环形振荡器和逻辑电路，带隙基准电路包含带隙基准核心电路、斩波运放电路和低通滤波器。在电源上电时，环形振荡器会发生起振，输出一个高频时钟信号，通过八分频电路和两相不交叠电路产生一对两相不交叠时钟信号，用于控制斩波运放中的斩波开关。本发明通过振荡器产生的两向不交叠时钟信号控制斩波开关，将运放的输入信号和失调分开，一个处于基带，一个处于高频，同时利用低通滤波器滤除失调，再利用电阻修调电路调节接入电路的电阻阻值，改变基准电压的大小，消除残余失调，能有效减小基准电压的波动，维持电路的稳定性。
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公开(公告)号：CN115268840A
公开(公告)日：2022-11-01
申请号：CN202210746187.4
申请日：2022-06-29
Applicant: 南京大学
IPC: G06F7/72
Abstract: 本发明公开了一种基于同态加密的快速模乘运算方法和模乘器，属于格密码领域。本发明的方法为先计算出被乘数的乘积，在同余的环境下进行多次移位约减，最终通过比较结果和模数的大小再进行一步约减，得到最后的模乘结果。模乘器包括模数运算模块，模乘运算模块以及控制与输出模块。本发明的目的在于克服现有技术中，基于同态加密的模乘算法运算涉及的乘法计算较多，乘法计算复杂度高，运算时间长的问题，本发明可以减少乘法计算复杂度，加快运算速度，减少硬件面积开销。
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公开(公告)号：CN114676831A
公开(公告)日：2022-06-28
申请号：CN202210317373.6
申请日：2022-03-29
Applicant: 南京大学
Abstract: 本发明公开了一种基于时间编码的低功耗脉冲神经网络片上学习系统，包括排序模块和计算模块，排序模块用于接收已进行时间编码的若干组输入数据，并将所述输入数据升序或降序排列；计算模块用于接收所述输入数据和预存储的与输入数据匹配的权重数据；基于预定规则将所述输入数据量化为预设常数，获得量化输入数据；基于权重数据判断神经元是否会激发，若激发，则采用所述量化输入数据和权重数据计算输出脉冲时间，并采用线性化规则更新权重数据。通过将输入数据量化降低硬件运算难度，采用优化的权重更新规则以便于硬件设计，减少运算量，具有功耗低、面积小速度快的优点；提升了脉冲经网络运算速度，且能够在硬件上实现片上学习。
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公开(公告)号：CN108763653B
公开(公告)日：2022-04-22
申请号：CN201810412917.0
申请日：2018-04-30
Applicant: 南京大学
IPC: G06F30/331
Abstract: 本发明提供了的基于FPGA的可重构线性方程组求解加速器，包括：数据分配模块，用于将内部存储器中的数据分配给计算阵列模块,根据输入系数矩阵的规模和类型，在主控制模块的控制下调整数据分配的方式；主程序控制模块，用于控制数据分配模块、重构控制模块和计算阵列模块的运行以及各模块之间的通信；重构控制模块，用于根据系数矩阵的规模和类型重新设置计算方式；内部存储器模块，用于存储系数矩阵和向量数据；计算阵列模块，用于计算线性方程组的解。发明设计的重构方法可以同时调整数据的存储和传输方式，在对运算资源和运算精度不同需求的场景下可采用不同的运算模式，相比于现有的线性方程组求解加速器，具有更好的通用性。
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公开(公告)号：CN108665063B
公开(公告)日：2022-03-18
申请号：CN201810480881.X
申请日：2018-05-18
Applicant: 南京大学
IPC: G06N3/063
Abstract: 本发明提供了一种用于BNN硬件加速器的双向数据级并行处理卷积加速系统包括：存储单元，用于存储输入的激励数据、卷积核参数以及该层卷积运算结束后的结果；运算控制器，控制各个卷积层之间数据的传递、激励的输入与读取卷积核参数的读取、参数运算以及计算结果的存储；卷积运算模块，根据所述控制器指令，读取缓冲单元里的数据和参数，完成卷积操作；数据搬运模块，根据运算控制器的配置信息，将所有参数与激励数据从片外DDR搬运至片上存储器。通过增加运算资源和数据存储资源的开销，大大提高了运算吞吐率。
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Patent Agency Ranking
公开(公告)号：CN113986199A
公开(公告)日：2022-01-28
申请号：CN202111262134.7
申请日：2021-10-28
Applicant: 南京大学
Abstract: 本发明提供了一种基于余数系统的同态乘法硬件计算系统。该系统包括：控制器控制整个运算流程；读写地址生成模块生成存储的读写地址；数据存储模块用于存储密文源数据和预计算参数；密文基扩展模块实现密文的多项式系数在基础基的余数表示形式与扩展基的余数表示形式之间相互扩展；对位相乘模块和密文缩放模块实现密文在NTT域的对位相乘，并通过缩放与基扩展得到三项同态乘法结果；重线性化模块将三项结果缩减为两项；输出模块输出同态乘积密文。本发明旨在克服同态运算中模数过大导致的运算复杂度高、运算速度慢等困难，利用余数系统的无权性、并行性，实现范围更广、深度更深、速度更快的同态乘法运算。
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公开(公告)号：CN113885832A
公开(公告)日：2022-01-04
申请号：CN202111158887.3
申请日：2021-09-30
Applicant: 南京大学
Abstract: 本发明提出了一种基于CORDIC的可重构计算引擎，属于SoC架构下的IP核设计领域。针对目前5G通信、人工智能加速领域对复杂函数的需求，本发明提供了一种基于CORDIC的可重构计算引擎，通过分析复杂函数的数学特征及表达式转换，并利用各种CORDIC算子的特性，将29种复杂数学函数高效映射到10个CORDIC算子上。重构控制器通过指令接口接受配置指令，为不同的复杂函数重构特定的数据通路，并控制数据的流水化计算，最终输出相应复杂函数计算的结果。本发明提出的基于CORDIC的可重构计算引擎具有硬件资源利用率高、配置简易灵活、主频高、面积小及功耗低等优点。
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公开(公告)号：CN113760660A
公开(公告)日：2021-12-07
申请号：CN202111043131.4
申请日：2021-09-07
Applicant: 南京大学
Abstract: 本发明提出了一种基于长短时记忆神经网络的三维多核芯片温度预测方法及系统，其中所述方法采用的模型通过长短时记忆神经网络层与全连接层相结合实现，其中长短时记忆神经网络层接收历史温度信息作为输入；全连接层输出多个时间长度后的预测温度信息。本发明提出的方法可为多核芯片中动态温度管理模型提供时间与空间的热分析：即预测节点的温度变化和三维多核芯片的温度分布。本发明通过神经网络对三维多核芯片中温度变化模式的学习能确定潜在热点的位置，较为准确地对每个节点进行多步长温度预测，从而便于动态温度管理模型对芯片整体温度分布情况的掌握，进一步提前进行温度调控，避免热点的产生。
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公开(公告)号：CN109450456B
公开(公告)日：2021-09-28
申请号：CN201811284264.9
申请日：2018-10-30
Applicant: 南京大学
IPC: H03M13/13
Abstract: 本发明涉及基于极化码的自适应堆栈译码方法及系统，该系统包括：控制单元，路径计算单元，决策单元，堆栈排序单元。所述的控制单元为整个译码过程提供了控制信息；所述的路径计算单元计算出每条路径的转移概率；所述的决策单元通过两种配合使用的自适应策略来限制搜索宽度和存储堆栈深度；所述的堆栈排序单元对所有的候选路径按转移概率从大到小进行排序。有益效果：本发明提出了两种自适应策略，新增了决策单元，通过路径剪枝操作，大大降低了算法的计算复杂度和空间复杂度，并保证了译码性能，适用于各种信道场景。
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公开(公告)号：CN113342310A
公开(公告)日：2021-09-03
申请号：CN202110679777.5
申请日：2021-06-18
Applicant: 南京大学
Abstract: 本发明提出了一种应用于格密码的串行参数可配快速数论变换硬件加速器，包括顶层控制模块、数据索引模块、单位根幂次模块、蝶形运算单元模块及蒙哥马利模块。顶层控制模块控制状态转换，数据索引模块对数据存储器进行寻址，单位根幂次模块对单位根的幂次进行存储地址计算，蝶形运算单元模块接收来自存储的数据进行蝶形运算，蒙哥马利模块负责将输入数据转换为蒙哥马利形式以加速后续计算，并将结果转换为正常形式避免发生错误。另外，本发明还可以根据实际需求增加随机数发生器进行冗余运算以防御侧信道攻击。与现有技术相比，本发明运算速度大幅度提高，且参数可配置提高了硬件资源的利用率，同时在保证高性能的基础上兼具了一定的通用性。
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