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公开(公告)号：CN109507566B
公开(公告)日：2020-11-27
申请号：CN201811370408.2
申请日：2018-11-17
Applicant: 长沙理工大学
IPC: G01R31/28
Abstract: 本发明提供了一种逻辑电路单粒子双故障的故障模拟方法，包括：第一步骤：在目标逻辑电路中执行单粒子双故障定位以搜寻目标逻辑门对；第二步骤：确定搜寻到的目标逻辑门对的类别；第三步骤：针对目标逻辑电路的电路逻辑，获取在对目标逻辑电路施加输入激励的情况下的正常电路响应；第四步骤：针对目标逻辑电路执行双故障模拟，其中在搜寻到的目标逻辑门对中的至少一个逻辑门的输出端加入非逻辑门，并获取在对加入非逻辑门之后的整个目标逻辑电路施加与第三步骤相同的输入激励的情况下的电路响应。
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公开(公告)号：CN111413607A
公开(公告)日：2020-07-14
申请号：CN202010223933.2
申请日：2020-03-26
Applicant: 长沙理工大学
IPC: G01R31/28 , G01R31/3177 , G01R31/3193
Abstract: 本发明公开了一种敏感门节点的定位方法、装置、设备及介质，按照预设的划分规则对当前逻辑电路进行划分，以获得多个电路内部不存在扇出结构的子电路；利用预先存储的输入信号和当前逻辑电路中各门节点的类型信息，获取各子电路在正常工作状态下当前逻辑电路的第一输出逻辑值和各子电路在故障状态下当前逻辑电路的第二输出逻辑值；判断各子电路对应的第一输出逻辑值与第二输出逻辑值是否一致；如果否，则确定子电路为影响当前逻辑电路的输出逻辑值的目标子电路；检测各目标子电路中的门节点间的传输信号是否为关键信号；如果是，则将产生关键信号的门节点确定为敏感门节点。
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公开(公告)号：CN111008507A
公开(公告)日：2020-04-14
申请号：CN201911074272.5
申请日：2019-11-06
Applicant: 长沙理工大学
IPC: G06F30/3308 , G06F119/02
Abstract: 本发明公开了一种受软错误影响的逻辑电路可靠性边界计算方法及设备，本发明方法包括：将电路可靠性目标表示为多阶段分量之和；对电路进行单故障模拟，获取T1值；对电路进行双故障模拟，获取T2值；计算电路的可靠性边界；与现有技术相比，本发明方法是利用概率分布模型，首先将待计算的大规模和超大规模逻辑电路可靠性目标表示为多阶分量之和的形式；然后模拟计算出单故障和双故障的电路工作情况，以此计算电路在故障发生时的正确输出概率；最后将模拟结果代入可靠性边界表达式即可得到电路可靠性的一阶与二阶上下限。本方法保证了在合理的时间内计算出与电路真实可靠性非常接近的可靠性边界值，且适用于大规模和超大规模逻辑电路的可靠性计算。
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公开(公告)号：CN109633422A
公开(公告)日：2019-04-16
申请号：CN201811571322.6
申请日：2018-12-21
Applicant: 长沙理工大学
IPC: G01R31/3185
CPC classification number: G01R31/318588 , G01R31/318544 , G01R31/318586
Abstract: 本发明涉及了一种基于扫描混淆的、保护加密芯片免受扫描攻击的可测试性设计结构。在常规扫描设计结构的基础上，该安全的可测试性设计结构引入了扫描密码寄存器及相关逻辑，要求在测试时先从芯片输入端口加载测试密码。只有加载了正确的测试密码，芯片测试才能正常进行。如果攻击者不了解正确的测试流程、没有正确的测试密码，那么他就不能在规定的时间内通过特定的输入端口加载正确的测试密码，从而在1‑2‑128的概率下不能为扫描链扫入任意的值，也不能从输出端观测到扫描链真实的状态，基于扫描的非入侵时攻击实际上是不可能进行的。本发明在不影响电路性能和测试质量、不增加测试时间的前提下，抵御了现有的基于扫描的非入侵时攻击。
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公开(公告)号：CN116155590A
公开(公告)日：2023-05-23
申请号：CN202310142565.2
申请日：2023-02-21
Applicant: 长沙理工大学
IPC: H04L9/40
Abstract: 本发明专利提出一种高安全性低开销的可测试性设计结构；此安全扫描设计结构是在常规扫描链的基础上引入了多重保护逻辑，其中包括测试验证逻辑、扫描混淆、输出限制逻辑和循环移位；测试验证逻辑用于限制非法入侵者在测试模式下输入测试激励；扫描混淆作用于扫描中，由密钥输入来控制是否混淆扫描数据；输出限制逻辑可以灵活的控制扫描输出的可观测性。循环移位用于扫描链中的循环移位，以此来增加非法测试的数据混淆；本发明通过增加较少的硬件逻辑，在保证电路可测试性和不影响功能模式的前提下，能够抵御所有潜在的基于扫描的侧信道攻击。
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Patent Agency Ranking
公开(公告)号：CN115618431A
公开(公告)日：2023-01-17
申请号：CN202110791055.9
申请日：2021-07-13
Applicant: 长沙理工大学
Abstract: 本发明涉及了一种充分利用扫描链自身来保护芯片的可测试性设计方案。该方案使用测试授权机制来保护芯片，它充分利用扫描链本身存储测试授权码，即选择前端扫描链中的一些扫描单元作为测试授权码存储单元，这些扫描单元的Q输出或Q’输出被传输到一个多输入与门以实现身份验证。如果用户在测试开始时不能加载正确的测试授权码，存储测试授权码的扫描单元构成的子链中的数据将循环移位，那么测试激励数据就不能再进入扫描链，同时这些扫描单元的值将动态地影响后端扫描链，测试响应数据也会被动态地混淆；如果输入了正确的测试授权码，接下来的扫描操作能够正常进行。本发明能够抵御各种基于扫描的非入侵式攻击。
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公开(公告)号：CN109633422B
公开(公告)日：2021-08-17
申请号：CN201811571322.6
申请日：2018-12-21
Applicant: 长沙理工大学
IPC: G01R31/3185
Abstract: 本发明涉及了一种基于扫描混淆的、保护加密芯片免受扫描攻击的可测试性设计结构。在常规扫描设计结构的基础上，该安全的可测试性设计结构引入了扫描密码寄存器及相关逻辑，要求在测试时先从芯片输入端口加载测试密码。只有加载了正确的测试密码，芯片测试才能正常进行。如果攻击者不了解正确的测试流程、没有正确的测试密码，那么他就不能在规定的时间内通过特定的输入端口加载正确的测试密码，从而在1‑2‑128的概率下不能为扫描链扫入任意的值，也不能从输出端观测到扫描链真实的状态，基于扫描的非入侵时攻击实际上是不可能进行的。本发明在不影响电路性能和测试质量、不增加测试时间的前提下，抵御了现有的基于扫描的非入侵时攻击。
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公开(公告)号：CN110763984B
公开(公告)日：2021-06-22
申请号：CN201911025735.9
申请日：2019-10-25
Applicant: 长沙理工大学
IPC: G01R31/3177
Abstract: 本发明公开了一种基于扇出重汇聚结构的逻辑电路失效率确定方法、装置、设备及存储介质；本申请在信号传播过程中，若逻辑门的传播信号中不存在同一扇出源节点的扇出支路信号，则仅根据含有关键逻辑值的传播信号、逻辑门的类型信息及门出错率确定输出的出错率及扇出源信息，而忽略不含有关键逻辑值的传播信号，从而减少计算量；否则，根据所有传播信号、逻辑门的类型信息、门出错率及扇出源独立出错率确定输出的扇出源信息及出错率，由于扇出源独立出错率的引入，使各个扇出源节点之间独立处理，因此在考虑扇出重汇聚结构引起的信号相关性影响时，不同扇出源节点之间不具有复杂的嵌套关系，从而在降低了计算复杂度的基础上，提高了计算准确度。
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公开(公告)号：CN111898150A
公开(公告)日：2020-11-06
申请号：CN202010786388.8
申请日：2020-08-07
Applicant: 长沙理工大学
IPC: G06F21/60 , G06F21/71 , H04L12/26 , G01R31/317
Abstract: 本发明涉及了一种基于测试授权验证的保护加密芯片免受扫描攻击的低开销可测试性设计结构。在常规扫描设计结构的基础上，该安全的可测试性设计结构引入了测试授权验证逻辑，并借助于扫描链暂存测试授权密钥，要求在测试时先从向扫描链中加载测试授权密钥。只有加载了正确的试授权密钥，芯片测试才能正常进行。如果攻击者不了解正确的测试流程、没有正确的试授权密钥，那么他就不能在规定的时间内向扫描链中加载正确的测试授权密钥，从而不能从输出端观测到扫描链真实的状态，也就无法开展基于扫描的非入侵式攻击。本发明在不影响电路性能和测试质量的前提下，能够抵御各种基于扫描的非入侵式攻击。
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公开(公告)号：CN110676806A
公开(公告)日：2020-01-10
申请号：CN201811248419.3
申请日：2018-10-25
Applicant: 长沙理工大学
IPC: H02H3/087 , H03K17/08 , H03K17/687
Abstract: 本发明公开了一种直流电子接触器的过流保护电路，NMOS开关管的漏极连接直流电源正极，源极通过负载连接直流电源负极；单片机控制信号经过驱动电路输入NMOS开关管栅极。多路所述NMOS开关管并联，NMOS开关管漏极还通过继电器保护电路和差分电阻后接差分放大器同向输入端，源极还通过继电器线圈等效电阻和差分电阻后接差分放大器反向输入端，差分放大器的输出端接单片机AD转换模块。驱动信号控制NMOS开关管开通，过流保护电路实时采样NMOS开关管漏极和源极两端的电压，当超过设定阈值时，过流关机保护。该过流保护电路设计简单，电路既能降低使用成本，又能提升电路工作时的可靠性和稳定性。
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