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公开(公告)号：CN117059380A
公开(公告)日：2023-11-14
申请号：CN202311125551.6
申请日：2023-09-01
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种适用于多相buck的低轮廓磁集成电感及变换器拓扑，涉及电力电子技术领域，该磁集成电感包括：磁芯以及集成在磁芯中的多相绕组；磁芯在第一方向上的正投影为矩形，多相绕组集成在磁芯内部且沿第二方向间隔排布，磁芯包括在第三方向上相对设置的第一表面与第二表面，每个绕组的两端分别贯穿第一表面与第二表面；其中，第一方向与磁芯所在的平面垂直，第二方向与第三方向垂直并且均位于磁芯所在的平面内。本发明通过对磁芯进行扁平化设计，减小了磁集成电感整体的体积，从而提高了POL变换器的功率密度。此外，磁集成电感中的磁芯采用合金材料制作而成，其饱和密度高、磁导率低，并且合金材料的损耗也要低于铁氧体材料。
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公开(公告)号：CN114156339A
公开(公告)日：2022-03-08
申请号：CN202111348549.6
申请日：2021-11-15
Applicant: 西安电子科技大学
IPC: H01L29/778 , H01L29/47 , H01L29/205 , H01L29/20 , H01L29/10 , H01L29/06 , H01L21/335
Abstract: 本发明公开了一种基于复合沟道结构的双向阻断HEMT及其制备方法，该器件自下而上依次包括：衬底、成核层、缓冲层、复合沟道层、势垒层，势垒层上面设有源极、漏极和栅极，栅极位于源极和漏极之间，势垒层、源极、漏极和栅极的上表面均设置有钝化层；其中，复合沟道层包括位于底层的GaN层，和位于GaN层上的若干AlGaN层，源极和漏极自势垒层上表面向下延伸至复合沟道层中的GaN层，且漏极为肖特基漏极。本发明提供的基于基于复合沟道结构的双向阻断HEMT相比传统器件，在获得双向阻断功能的同时，改善了器件的击穿特性和导通特性，进而大幅度地提高了器件的功率品质因数。
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公开(公告)号：CN112614883A
公开(公告)日：2021-04-06
申请号：CN202011490800.8
申请日：2020-12-16
Applicant: 西安电子科技大学
IPC: H01L29/739 , H01L21/331 , H01L29/06
Abstract: 本发明公开了一种基于横向肖特基隧穿发射结的半导体垂直IGBT及制备方法，包括：P+衬底层(1)、n+缓冲层(2)、n‑漂移层(3)、两个发射极(4)、栅介质层(5)、栅极(6)、两个金属加厚层(7)、钝化层(8)、集电极(9)。本发明简化了IGBT功率器件的工艺制造过程并使得其可以不需要P型基区便可以实现器件功能，提高了器件的击穿电压和降低了器件的导通电阻，从而提升了器件的高输出功率性能。
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公开(公告)号：CN112133762A
公开(公告)日：2020-12-25
申请号：CN202010887572.1
申请日：2020-08-28
Applicant: 西安电子科技大学
IPC: H01L29/872 , H01L21/329 , H01L29/417 , H01L29/06 , H01L29/20
Abstract: 本发明涉及一种基于ScAlN势垒层的肖特基二极管及其制备方法，此肖特基二极管包括：从下至上依次层叠设置的衬底层、成核层、缓冲层、插入层、势垒层、帽层和钝化层；阳极凹槽，设置于所述缓冲层的上表面，且位于所述缓冲层、所述插入层、所述势垒层、所述帽层和所述钝化层的同一侧；阳电极，位于所述阳极凹槽内；阴电极，设置于所述帽层的上表面，且位于所述钝化层远离所述阳电极的一侧。本ScAlN势垒层的肖特基二极管及其制备方法，通过采用ScAlN材料的势垒层，可大幅度增大二维电子气面电荷密度，进而增大输出电流，实现高输出功率。同时，阳电极位于采用全凹槽结构的阳极凹槽内，可降低本肖特基二极管开启电压和导通电阻。
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公开(公告)号：CN110544678A
公开(公告)日：2019-12-06
申请号：CN201910842973.2
申请日：2019-09-06
Applicant: 西安电子科技大学
IPC: H01L23/31 , H01L29/40 , H01L21/329 , H01L29/872
Abstract: 本发明公开了一种基于多浮空场板与阴极场板复合结构的AlGaN/GaN肖特基势垒二极管器件，主要解决现有技术击穿电压较低，可靠性较差的问题。其自下而上包括衬底(1)、成核层(2)、缓冲层(3)、插入层(4)和势垒层(5)，该势垒层(5)上方设有阳极(6)和阴极(7)，该阳极(6)与阴极(7)之间为钝化层(8)，该钝化层上淀积有n个浮空场板(9)和一个阴极场板(10)，用于降低阳极与阴极下方边缘电场峰值，提高击穿电压n≥1，本发明具有工艺简单、成品率高和可靠性好的优点，可作为大功率系统以及开关应用的基本器件。
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Patent Agency Ranking
公开(公告)号：CN117169673A
公开(公告)日：2023-12-05
申请号：CN202311062419.5
申请日：2023-08-22
Applicant: 西安电子科技大学
IPC: G01R31/26
Abstract: 本发明提供一种适用于底部散热GaN器件的热测量开关损耗电路及方法，该热测量开关损耗电路中，待测氮化镓器件T1的漏极和辅助氮化镓器件T3的漏极连接至电压源VDC的正极，T1的源极与辅助氮化镓器件T2的漏极连接，T3的源极与辅助氮化镓器件T4的漏极连接，T2、T4的源极均连接至电压源VDC的负极，T1的源极与T2的漏极之间包括第一节点N1，T3的源极与T4的漏极之间包括第二节点N2，电感L的两端分别与N1、N2连接，电容CDC与电压源VDC并联。对于底部散热的待测氮化镓器件T1，本发明在利用热测量开关损耗电路测试时选择顶部散热的辅助氮化镓器件：T2、T3、T4，这样PCB板上大部分为T1的损耗热，提高了待测氮化镓器件T1的热损耗测量精度。
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公开(公告)号：CN116885000A
公开(公告)日：2023-10-13
申请号：CN202310840388.5
申请日：2023-07-10
Applicant: 西安电子科技大学
IPC: H01L29/778 , H01L21/335 , H01L29/06
Abstract: 本申请实施例涉及半导体器件技术领域，特别涉及一种基于P型氮化物隔离的P‑GaN晶体管及其制备方法，该晶体管包括：衬底、成核层、缓冲层、沟道层、势垒层、位于势垒层上的源极和漏极、位于势垒层上的隔离层、氮化物层以及钝化层以及位于氮化物层上的栅极；源极和漏极分别与势垒层形成欧姆接触，钝化层位于源极和氮化物层之间、氮化物层与漏极之间；隔离层与沟道层形成pn结，用于耗尽沟道层中的二维电子气，形成器件之间的隔离；栅极的底部与氮化物层形成欧姆接触或肖特基接触。本申请实施例提供一种新型器件隔离方法，取消了常规P‑GaN器件的台面刻蚀工艺，不仅减小了刻蚀损伤，还降低了成本；同时还能够降低泄漏电流，提高器件的击穿电压。
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公开(公告)号：CN115472691A
公开(公告)日：2022-12-13
申请号：CN202211032435.5
申请日：2022-08-26
Applicant: 西安电子科技大学
IPC: H01L29/778 , H01L23/552 , H01L21/335
Abstract: 本申请属于半导体技术领域，特别是涉及一种晶体管及其制备方法。常规器件电场集中使得器件击穿电压低，抗单粒子特性很差，因此限制P‑GaNHEMT器件在高压工作模式和宇航环境的应用。本申请提供了一种晶体管，包括本体，所述本体包括氮化物材料层，所述氮化物材料层包括相互连接的N型氮化物材料层和P型氮化物材料层，所述N型氮化物材料层设置于所述P型氮化物材料层上，所述P型氮化物材料层一侧、第一钝化层与源极依次连接，所述P型氮化物材料层另一侧、第二钝化层与漏极依次连接，所述N型氮化物材料层与所述漏极相向设置。提高器件的击穿电压以及抗单粒子特性。
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公开(公告)号：CN112133761B
公开(公告)日：2022-07-22
申请号：CN202010887566.6
申请日：2020-08-28
Applicant: 西安电子科技大学
IPC: H01L29/872 , H01L21/329 , H01L29/06 , H01L29/20
Abstract: 本发明涉及一种基于GaN横向结势垒肖特基二极管及其制备方法，此势垒肖特基二极管包括：从下至上依次层叠设置的衬底层、成核层、缓冲层、插入层、势垒层和钝化层；P注入区，设置于缓冲层、插入层和势垒层内，位于缓冲层、插入层和势垒层的一端，P注入区包括若干P区和若干N区，且两个相邻所述P区之间未进行P注入的区域由于存在二维电子气即为N区；阳电极，位于P注入区的上表面；阴电极，位于势垒层的上表面，且位于势垒层远离阳电极的一端。本势垒肖特基二极管及其制备方法，通过P注入区与二维电子气形成梳状的横向PN结，有效屏蔽低势垒高度的肖特基结，可以抑制肖特基势垒降低效应及控制反向漏电流，提高击穿电压，同时保持较低的开启电压。
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公开(公告)号：CN112599603A
公开(公告)日：2021-04-02
申请号：CN202011486346.9
申请日：2020-12-16
Applicant: 西安电子科技大学
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L21/336
Abstract: 本发明公开了一种基于纵向肖特基源隧穿结的准垂直场效应晶体管及方法，准垂直场效应晶体管包括：衬底层(1)、n+缓冲层(2)、n‑漂移层(3)、栅介质层(4)、两个漏极(5)、栅极(6)、两个源极(7)和四个金属加厚层(8)。本发明中的器件本身为增强型，提高了器件对于噪声的抑制以及电路的安全性，同时增强型器件与现有的栅极驱动电路具有良好的兼容性。本发明可以成功避免宽禁带半导体材料存在的P型掺杂剂激活率低以及P型材料层欧姆接触实现困难等问题。本发明利用栅电压控制肖特基源极隧穿电流的大小，可以实现高电流密度。
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