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公开(公告)号：CN113094020B
公开(公告)日：2023-03-28
申请号：CN202110278224.9
申请日：2021-03-15
Applicant: 西安交通大学
IPC: G06F7/02
Abstract: 本发明公开了一种快速查找数据集最大或最小N个值的硬件装置及方法，包括所述存储器单元，用于分组存储参与向量最大值或最小值运算的数据；所述寄存器单元，用于存储最大或最小N个值的中间结果和最终结果；所述比较器单元，用于比较当前最大值或最小值寄存器中所存储的值和当前每组对应的输入数据的大小关系；根据比较器的结果选择是否更新最大值或最小值寄存器中所存储的值。本发明通过使用两级多分组流水线设计，在不增加额外存储资源的情况下大大减少了求取最大或最小N个值的周期数，减少了计算所需的时间。
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公开(公告)号：CN101640475B
公开(公告)日：2011-07-27
申请号：CN200910023803.8
申请日：2009-09-04
Applicant: 西安交通大学
CPC classification number: H02M3/158 , H02M2001/0009
Abstract: 本发明公开了基于对消法的抗干扰电流采样电路，在传统方法基础上，增加一组没有输出的较小辅助开关管Mpx、Mnx，并保证辅助开关管与工作开关管Mp、Mn匹配良好，然后对辅助开关管进行相同的采样，不仅能有效滤除电源电压和开关管开关动作所带来的干扰，而且控制环路和稳定性补偿仍可以延用传统的方法，进行实时的过流保护，电路结构实现简单。
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公开(公告)号：CN113094020A
公开(公告)日：2021-07-09
申请号：CN202110278224.9
申请日：2021-03-15
Applicant: 西安交通大学
IPC: G06F7/02
Abstract: 本发明公开了一种快速查找数据集最大或最小N个值的硬件装置及方法，包括所述存储器单元，用于分组存储参与向量最大值或最小值运算的数据；所述寄存器单元，用于存储最大或最小N个值的中间结果和最终结果；所述比较器单元，用于比较当前最大值或最小值寄存器中所存储的值和当前每组对应的输入数据的大小关系；根据比较器的结果选择是否更新最大值或最小值寄存器中所存储的值。本发明通过使用两级多分组流水线设计，在不增加额外存储资源的情况下大大减少了求取最大或最小N个值的周期数，减少了计算所需的时间。
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公开(公告)号：CN111238632B
公开(公告)日：2021-04-20
申请号：CN202010044049.2
申请日：2020-01-15
Applicant: 西安交通大学
Abstract: 本发明公开了一种高精度振动信号采集及处理系统，所述模拟电路包括电荷转换器、前端模拟放大器及模数转换器，其中，振动传感器依次经电荷转换器、前端模拟放大器及模数转换器与FPGA相连接，FPGA的输出端与前端模拟放大器的控制端相连接，FPGA检测接收到的数据的大小，并根据检测结果调节前端模拟放大器的增益，同时对模数转换器输出的数字码进行去除共模电平处理，并采用平顶窗对数字码进行加窗处理，以保证FPGA得到的FFT运算后的信号幅值精度；根据FFT运算后的信号对不同频率信号进行频率补偿，使得FPGA输出结果的误差最小，该系统能够完成宽动态范围振动信号的采集及处理，且采集的信号精度较高。
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公开(公告)号：CN110097174B
公开(公告)日：2021-04-20
申请号：CN201910323955.3
申请日：2019-04-22
Applicant: 西安交通大学
Abstract: 本发明公开了一种基于FPGA和行输出优先的卷积神经网络实现方法、系统及装置，包括：初始化FPGA的可编辑资源，生成输入缓存模块、输出缓存模块、PE阵列模块和池化模块；其中，输入缓存模块包括图像缓存模块、权值缓存模块和偏置缓存模块；通过FPGA的通信模块加载待处理图像数据、权值及偏置，并存储于FPGA的内存存储器；将卷积计算分组，逐组进行卷积计算并累加，获得整个卷积计算的计算结果；获得的计算结果通过FPGA的通信模块输出。本发明采用行输出优先的分组处理方法，可根据不同卷积神经网络模型结构调整特征参数，便于硬件与软件模型的匹配；基于资源有限的FPGA，可完整实现CNN多层卷积全流程的计算。
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Patent Agency Ranking
公开(公告)号：CN110032085B
公开(公告)日：2020-10-27
申请号：CN201910244565.7
申请日：2019-03-28
Applicant: 西安交通大学
Abstract: 本发明公开了一种适用于专用处理器的多调试模式电路及其监测仿真方法，设计时基于嵌套功能状态机实现，包括用于命令包解析的主状态机电路以及程序执行子状态机电路和数据反馈子状态机电路，电路结构简单，具有较好的实用拓展性。程序执行子状态机电路通过地址判断电路和状态机指令产生电路将单步执行、断点执行、完全执行和寄存器值监测四种调试功能集成在一起，解析命令包中的关键地址后，实现多种调试模式；数据反馈子状态机电路根据地址监测电路记录的存储器起止地址，提供了两种数据反馈方式，可以满足不同的仿真需求。
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公开(公告)号：CN111238632A
公开(公告)日：2020-06-05
申请号：CN202010044049.2
申请日：2020-01-15
Applicant: 西安交通大学
Abstract: 本发明公开了一种高精度振动信号采集及处理系统，所述模拟电路包括电荷转换器、前端模拟放大器及模数转换器，其中，振动传感器依次经电荷转换器、前端模拟放大器及模数转换器与FPGA相连接，FPGA的输出端与前端模拟放大器的控制端相连接，FPGA检测接收到的数据的大小，并根据检测结果调节前端模拟放大器的增益，同时对模数转换器输出的数字码进行去除共模电平处理，并采用平顶窗对数字码进行加窗处理，以保证FPGA得到的FFT运算后的信号幅值精度；根据FFT运算后的信号对不同频率信号进行频率补偿，使得FPGA输出结果的误差最小，该系统能够完成宽动态范围振动信号的采集及处理，且采集的信号精度较高。
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公开(公告)号：CN110032085A
公开(公告)日：2019-07-19
申请号：CN201910244565.7
申请日：2019-03-28
Applicant: 西安交通大学
Abstract: 本发明公开了一种适用于专用处理器的多调试模式电路及其监测仿真方法，设计时基于嵌套功能状态机实现，包括用于命令包解析的主状态机电路以及程序执行子状态机电路和数据反馈子状态机电路，电路结构简单，具有较好的实用拓展性。程序执行子状态机电路通过地址判断电路和状态机指令产生电路将单步执行、断点执行、完全执行和寄存器值监测四种调试功能集成在一起，解析命令包中的关键地址后，实现多种调试模式；数据反馈子状态机电路根据地址监测电路记录的存储器起止地址，提供了两种数据反馈方式，可以满足不同的仿真需求。
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公开(公告)号：CN108776594A
公开(公告)日：2018-11-09
申请号：CN201810569188.X
申请日：2018-06-05
Applicant: 西安交通大学
CPC classification number: G06F9/30098 , G06F9/4482
Abstract: 本发明公开了一种适用于处理器实时控制的软件编程及其汇编链接方法，包括以下步骤：将所有函数划分为若干组，汇编器对每个函数定义进行词法及语法分析，并将每个函数的信息均记录于函数信息链表中，其中，每个函数的信息为函数信息链表中的一个节点；同时对每个函数组定义进行分析，将每个函数组的信息记录于函数组信息链表，该方法能够动态调整处理器逻辑地址与物理地址的映射。
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公开(公告)号：CN104168025A
公开(公告)日：2014-11-26
申请号：CN201410421675.3
申请日：2014-08-25
Applicant: 西安交通大学
IPC: H03M1/38
Abstract: 本发明涉及一种电荷式流水线逐次逼近型模数转换器，包括BCT结构，BCT结构的输入端和输出端均连接有级内采用低位数低功耗的SAR型ADC结构；且输入端连接的SAR型ADC结构为共模不变的SAR型结构；输出端连接的SAR型ADC结构为电荷分享SAR型结构。通过设置与BCT结构相连接的两级SAR型ADC结构,结合了SAR型ADC以及BCT结构的低功耗以及流水线在速度方面的优势，在实现中等采样速率以及中等转换精度的ADC具有相对明显的功耗优势。两个子级ADC均为低位数的SAR型结构以及BCT采用简单放大器结构，电路整体面积较小,且采用了BCT结构替代了原有的常规放大器结构，达到了进一步降低功耗的目的。
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