公开(公告)号：CN100576170C

公开(公告)日：2009-12-30

申请号：CN200580032341.6

申请日：2005-09-21

Applicant: 英特尔公司

Inventor： H·阿卡瑞 ,  R·拉杰瓦 ,  S·斯里尼瓦桑

IPC: G06F9/38

CPC classification number: G06F9/3867 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3863

Abstract: 本发明的实施例涉及一种通过将依赖于长等待时间操作的指令从处理器流水线的流程中转出并在上述长等待时间操作完成时将其重新引入到该流程中来显著提升处理器吞吐量并缓解该处理器调度程序和寄存器文件的压力的系统和方法。由此，这些指令就不会阻碍资源的使用并且流水线内总指令吞吐量能够得到显著增加。

公开(公告)号：CN117616565A

公开(公告)日：2024-02-27

申请号：CN202280046122.7

申请日：2022-11-08

Applicant: 英特尔公司

Inventor： D·马利克 ,  S·斯里尼瓦桑 ,  C·佩尔托 ,  G-S·金 ,  N·德什潘德 ,  O·卡尔哈德

IPC: H01L25/065 ,  H01L21/56 ,  H01L23/31 ,  H10B80/00

Abstract: 一种封装器件包括第一管芯堆叠体和第三管芯。所述第一管芯堆叠体包括：第一管芯，其包括均位于第一管芯的第一侧处的第一导电接触部；以及第二管芯，其包括均位于第二管芯的第二侧处的第二导电接触部。第一焊料接合部均延伸至第一导电接触部中的相应的一个。第三管芯包括均位于第三管芯的第三侧处的第三导电接触部。第三管芯经由第二焊料接合部耦合至第一管芯堆叠体，第二焊料接合部均延伸至第二导电接触部中的相应的一个以及第三导电接触部中的相应的一个。第一管芯堆叠体的每个管芯经由相应的混合接合部而耦合至第一管芯堆叠体的相应的一个或多个其他管芯中的每个管芯。

公开(公告)号：CN113451286A

公开(公告)日：2021-09-28

申请号：CN202011516338.4

申请日：2020-12-21

Applicant: 英特尔公司

Inventor： 张志超 ,  Z·姜 ,  H·哈里里 ,  K·艾根 ,  S·斯里尼瓦桑

IPC: H01L25/16 ,  H01L23/31 ,  H01L23/488

Abstract: 本文中公开的实施例包括电子封装组件。在一实施例中，电子封装包括第一表面和第二表面。第二表面在焊盘衬垫开口中具有焊盘衬垫。焊盘衬垫通过外部间隙与焊盘衬垫开口隔开。焊盘衬垫是闭合回路。在一实施例中，电子封装电耦合到插座。插座包括具有第一连接器和第二连接器的互连。互连的第一连接器直接耦合到至少闭合回路的一部分。在一实施例中，当第一连接器耦合到至少闭合回路的两个或更多个部分时，这些部分通过内部或外部间隙的一部分彼此隔开。闭合回路包括从第一端连续延伸到第二端的导电线。

公开(公告)号：CN106020424B

公开(公告)日：2019-08-06

申请号：CN201610364515.9

申请日：2011-09-06

Applicant: 英特尔公司

Inventor： A·J·赫德瑞奇 ,  R·G·伊利卡尔 ,  R·艾耶 ,  S·斯里尼瓦桑 ,  J·摩西 ,  S·马基嫩

IPC: G06F1/3293 ,  G06F9/50

CPC classification number: Y02D10/22 ,  Y02D10/36

Abstract: 本发明涉及有功率效率的处理器体系结构。在一个实施例中，本发明包括用于从加速器接收中断，响应于中断，将恢复信号直接发送到小核，将大核的执行状态的子集提供到第一小核，以及判断小核是否可以处理与中断相关联的请求，如果判断是肯定的，在小核中执行与该请求相对应的操作，否则，将大核执行状态和恢复信号提供到大核的方法。描述并要求保护其他实施例。

公开(公告)号：CN102130016A

公开(公告)日：2011-07-20

申请号：CN201010555868.X

申请日：2007-03-21

Applicant: 英特尔公司

Inventor： B·罗伯茨 ,  S·斯里尼瓦桑

IPC: H01L21/48 ,  H01L21/50 ,  H05K3/46 ,  H05K1/02

CPC classification number: H05K1/0262 ,  H05K3/4602 ,  H05K3/4641 ,  H05K2201/0919 ,  H05K2201/0969

Abstract: 本申请公开了集成电路芯片封装衬底及包括该衬底的装置及电子设备。在一些实施例中，介绍对电子封装的直接功率输送。在这方面，引入衬底，该衬底具有导电衬底芯体，该芯体设计成与功率电缆物理连接。还公开和要求其它实施例。

公开(公告)号：CN101165887A

公开(公告)日：2008-04-23

申请号：CN200710089799.6

申请日：2007-03-21

Applicant: 英特尔公司

Inventor： B·罗伯茨 ,  S·斯里尼瓦桑

IPC: H01L23/50 ,  H01L21/48 ,  H01L21/60

Abstract: 在一些实施例中，介绍对电子封装的直接功率输送。在这方面，引入衬底，该衬底具有导电衬底芯体，该芯体设计成与功率电缆物理连接。还公开和要求其它实施例。

公开(公告)号：CN1633694A

公开(公告)日：2005-06-29

申请号：CN03803975.3

申请日：2003-01-24

Applicant: 英特尔公司

Inventor： S·斯里尼瓦桑 ,  D·S·德雷斯勒 ,  J·C·鲁德利克 ,  R·E·法肯塔尔

IPC: G11C11/56 ,  G11C16/34

CPC classification number: G11C11/56 ,  G11C16/20 ,  G11C16/3454

Abstract: 一种多电平单元存储器(30)可以包括至少两个状态位，可以通过检验该状态位确定电力损失发生之后是否成功执行了写操作。

公开(公告)号：CN111984187A

公开(公告)日：2020-11-24

申请号：CN202010209908.9

申请日：2020-03-23

Applicant: 英特尔公司

Inventor： B·奎尔巴赫 ,  S·富岛 ,  S·斯里尼瓦桑 ,  C·肖汉 ,  R·孙达拉姆

IPC: G06F3/06

Abstract: 用于提供自适应存储器介质管理的技术包括连接到存储器介质的介质访问电路。介质访问电路用于接收用于执行要由介质访问电路管理的至少一个存储器访问操作的请求。介质访问电路还用于管理所请求的至少一个存储器访问操作，包括在至少一个所请求的存储器访问操作被执行时，禁用与介质访问电路通信的存储器控制器管理存储器介质。

公开(公告)号：CN111858131A

公开(公告)日：2020-10-30

申请号：CN202010220558.6

申请日：2020-03-25

Applicant: 英特尔公司

Inventor： J·B·卡恩 ,  R·库尔森 ,  S·斯里尼瓦桑

IPC: G06F11/10

Abstract: 用于提供针对交叉点存储器中的行方向和列方向的纠错的技术包括存储器，该存储器包括耦合到具有交叉点架构的存储器介质的介质访问电路。介质访问电路被配置为从存储器介质读取数据列。另外，介质访问电路被配置为从存储器介质读取附加到该数据列的列纠错码(ECC)校验数据，并利用列ECC校验数据对数据列执行纠错以产生经纠错的数据。

公开(公告)号：CN106155265B

公开(公告)日：2020-03-31

申请号：CN201610536651.1

申请日：2011-09-06

Applicant: 英特尔公司

Inventor： A·J·赫德瑞奇 ,  R·G·伊利卡尔 ,  R·艾耶 ,  S·斯里尼瓦桑 ,  J·摩西 ,  S·马基嫩

IPC: G06F1/3293 ,  G06F9/50 ,  G06F13/24 ,  H04W52/02

Abstract: 本发明涉及有功率效率的处理器体系结构。在一个实施例中，本发明包括用于从加速器接收中断，响应于中断，将恢复信号直接发送到小核，将大核的执行状态的子集提供到第一小核，以及判断小核是否可以处理与中断相关联的请求，如果判断是肯定的，在小核中执行与该请求相对应的操作，否则，将大核执行状态和恢复信号提供到大核的方法。描述并要求保护其他实施例。