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公开(公告)号：CN108924053B
公开(公告)日：2021-01-29
申请号：CN201810841121.7
申请日：2018-07-27
Applicant: 福州大学
IPC: H04L12/721 , H04L12/735 , H04L12/24
Abstract: 本发明涉及一种用于多路径路由的多条部分不相交最短路径快速寻找方法，将有向网络表示为有向图模型；从所述有向图模型中获取一条最短路径，并令；根据中的所有路径，建立对应有向图的一个传统余图；基于传统余图，构造点分解余图；从点分解余图中获取一条最短路径，沿此路径对路径进行增广；分解获取螺旋最优路径。本发明提出的一种用于多路径路由的多条部分不相交最短路径快速寻找方法，提高了在网络中寻找不相交最短路径的效率和可行性，能够快速地找到部分不相交最短路径。
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公开(公告)号：CN113255278B
公开(公告)日：2022-07-15
申请号：CN202110535867.7
申请日：2021-05-17
Applicant: 福州大学
Abstract: 本发明涉及一种基于时序驱动的集成电路聚类方法，包括以下步骤：步骤S1:将待聚类集成电路转化为超图；步骤S2:根据得到的超图，基于于BestChoice的算法框架采用一种同时考虑时序和互连度的吸引力函数来选择逻辑块进行聚类；步骤S3:过管理优先级队列数据结构，以吸引力函数作为比较键，对全局最优的块对进行重复集群,得到最优的聚类结果。本发明能够有效降低电路时延，实现更高质量的电路布局。
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公开(公告)号：CN113239652B
公开(公告)日：2022-07-15
申请号：CN202110599592.3
申请日：2021-05-31
Applicant: 福州大学
IPC: G06F30/34 , G06F111/04
Abstract: 本发明涉及一种基于异质型FPGA全局布局的坐标转换方法，包括如下步骤：（1）将FPGA全局布局问题转化为同时考虑密度和线长的数学模型；（2）基于建立的数学模型，在布局之前进行坐标转化，将CLB类型的站点坐标转化成连续的，并对异质性模块进行光滑化处理，然后进行全局布局，以提高全局布局解的质量。该方法有利于提高全局布局解的质量。
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公开(公告)号：CN108846187B
公开(公告)日：2022-07-15
申请号：CN201810563559.3
申请日：2018-05-25
Applicant: 福州大学
IPC: G06F30/392 , G06F30/398 , G06F115/06
Abstract: 本发明提供一种基于广义增广拉格朗日的集成电路全局布局优化方法，其包括以下步骤：步骤S1：将电路表示为超图；电路中的每个单元都被当成一个顶点；每个线网被当作是一个超边；步骤S2：提供一广义增广拉格朗日方法，并用其解决VLSI全局布局问题；步骤S3：证明了该广义增广拉格朗日方法对于全局布局问题是全局收敛的；步骤S4：将该广义增广拉格朗日方法应用于处理带有线网拥塞度约束的全局布局问题。本发明保留了二次罚方法和增广拉格朗日法的优点，并将二次罚方法平稳地过渡到了增广拉格朗日法。用该方法来求解全局布局问题时，单元可以在“二次罚”阶段迅速扩散，并为“增广拉格朗日”阶段提供一很好的初始解，最终得到高质量的结果。
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公开(公告)号：CN108804793B
公开(公告)日：2021-11-26
申请号：CN201810542123.6
申请日：2018-05-30
Applicant: 福州大学
IPC: G06F30/392 , G06F30/398
Abstract: 本发明涉及一种最小化平均和最大移动的混合高度单元合法化方法，把电路表示为超图模型；将单元设置方向后，对齐到临近且正确匹配的电源轨道行上；对多倍行高标准单元进行预处理，并通过对目标函数和约束的分析和重构，将混合高度标准单元合法化模型规划为混合整数二次规划模型；将混合整数二次规划模型转换成二次规划模型；将二次规划模型转化为对应的线性互补模型；用基于模数的矩阵分裂迭代法来求解线性互补模型；进行行重分配以及对多倍行高标准单元进行复原；采用基于线性规划的方法和Kuhn‑Munkres算法对最小移动单元进行合法化。本发明提出的方法同时对所有的单元进行优化，可满足目前VLSI的混合高度标准单元合法化阶段的需求。
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Patent Agency Ranking
公开(公告)号：CN113221493A
公开(公告)日：2021-08-06
申请号：CN202110600906.7
申请日：2021-05-31
Applicant: 福州大学
IPC: G06F30/34 , G06F111/04 , G06F117/04
Abstract: 本发明涉及一种基于异质型FPGA布局的时钟合法化方法，包括如下步骤：（1）建立时钟约束的数学模型；（2）基于建立的数学模型，分时钟线网收缩与时钟线网扩张两步将时钟约束合法化。该方法有利于对时钟进行合法化，避免布局过程中时钟线网违反时钟约束。
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公开(公告)号：CN110147632B
公开(公告)日：2020-11-10
申请号：CN201910465654.4
申请日：2019-05-30
Applicant: 福州大学
IPC: G06F30/392
Abstract: 本发明涉及一种考虑非均匀轨道和障碍物的拓扑匹配总线布线方法，首先进行预处理，将非均匀轨道结构与障碍物统一起来；接着将拓扑考虑的单个总线布线作为一个不可分割的流问题，并将其集成到基于协商的全局布线中，以确定每个总线所需的布线区域；然后在步骤S2的指导下，将轨道分配到总线的各个部分，降低后续步骤中维护相同布线拓扑的难度；最后进行详细布线，以连接每个总线的各个部分。本发明采用工业界的测试例子对本发明所提出的算法进行测试，实验结果表明，本发明提出的算法可以快速地得到一个高质量的结果。
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公开(公告)号：CN107526860B
公开(公告)日：2019-12-31
申请号：CN201710207076.5
申请日：2017-03-31
Applicant: 福州大学
IPC: G06F17/50
Abstract: 本发明涉及一种基于电场能建模技术的VLSI标准单元布局方法，该方法通过建立问题的电场能模型，利用全局密度函数及泊松方程的解析解，求解VLSI标准单元全局布局问题。技术方案要点如下：(1)通过将布局问题与静电系统进行类比，将单元比作电荷，将原先的密度约束转化为零势能约束。构建了微分方程，并通过对其求解显式表达式来更为精确的刻画势能约束。再采用罚函数方法将VLSI全局布局的线长目标及势能约束转化为无约束的非线性规划问题并选择合适的优化技术进行优化。(2)与之前使用均匀划分bin的方法得到离散的密度函数值不同，此发明计算单元与整个布局区域重叠约束的全局密度表达式，从而更准确的刻画单元在布局区域上的分布状况。
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公开(公告)号：CN106980730B
公开(公告)日：2019-12-17
申请号：CN201710206952.2
申请日：2017-03-31
Applicant: 福州大学
IPC: G06F17/50
Abstract: 本发明涉及一种基于直接求解技术的VLSI标准单元布局方法，属于VLSI物理设计自动化技术领域。该方法通过建立问题的全局密度函数，利用高斯函数进行卷积光滑化，结合线长模型，从而求解VLSI标准单元全局布局问题。技术方案要点如下：(1)与之前使用均匀划分bin的方法得到离散的密度函数值不同，通过计算单元与整个布局区域重叠约束的全局密度表达式，从而更准确的刻画单元在布局区域上的分布状况。(2)考虑到单元的散开不仅与所处的密度有关，还与周围的密度有关，模型使用高斯函数对非光滑的全局密度函数进行卷积光滑化。再采用罚函数方法将VLSI全局布局的线长目标及密度约束转化为无约束的非线性规划问题，并选择合适的优化技术进行优化。
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公开(公告)号：CN108924053A
公开(公告)日：2018-11-30
申请号：CN201810841121.7
申请日：2018-07-27
Applicant: 福州大学
IPC: H04L12/721 , H04L12/735 , H04L12/24
Abstract: 本发明涉及一种用于多路径路由的多条部分不相交最短路径快速寻找方法，将有向网络表示为有向图模型；从所述有向图模型中获取一条最短 路径 ，并令 ；根据 中的所有路径，建立对应有向图 的一个传统余图；基于传统余图 ，构造点分解余图 ；从点分解余图 中获取一条最短 路径 ，沿此路径 对路径 进行增广；分解获取螺旋最优路径。本发明提出的一种用于多路径路由的多条部分不相交最短路径快速寻找方法，提高了在网络中寻找不相交最短路径的效率和可行性，能够快速地找到部分不相交最短路径。
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