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公开(公告)号：CN113255278B
公开(公告)日：2022-07-15
申请号：CN202110535867.7
申请日：2021-05-17
Applicant: 福州大学
Abstract: 本发明涉及一种基于时序驱动的集成电路聚类方法，包括以下步骤：步骤S1:将待聚类集成电路转化为超图；步骤S2:根据得到的超图，基于于BestChoice的算法框架采用一种同时考虑时序和互连度的吸引力函数来选择逻辑块进行聚类；步骤S3:过管理优先级队列数据结构，以吸引力函数作为比较键，对全局最优的块对进行重复集群,得到最优的聚类结果。本发明能够有效降低电路时延，实现更高质量的电路布局。
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Patent Agency Ranking
公开(公告)号：CN113239652B
公开(公告)日：2022-07-15
申请号：CN202110599592.3
申请日：2021-05-31
Applicant: 福州大学
IPC: G06F30/34 , G06F111/04
Abstract: 本发明涉及一种基于异质型FPGA全局布局的坐标转换方法，包括如下步骤：（1）将FPGA全局布局问题转化为同时考虑密度和线长的数学模型；（2）基于建立的数学模型，在布局之前进行坐标转化，将CLB类型的站点坐标转化成连续的，并对异质性模块进行光滑化处理，然后进行全局布局，以提高全局布局解的质量。该方法有利于提高全局布局解的质量。
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公开(公告)号：CN113221493A
公开(公告)日：2021-08-06
申请号：CN202110600906.7
申请日：2021-05-31
Applicant: 福州大学
IPC: G06F30/34 , G06F111/04 , G06F117/04
Abstract: 本发明涉及一种基于异质型FPGA布局的时钟合法化方法，包括如下步骤：（1）建立时钟约束的数学模型；（2）基于建立的数学模型，分时钟线网收缩与时钟线网扩张两步将时钟约束合法化。该方法有利于对时钟进行合法化，避免布局过程中时钟线网违反时钟约束。
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公开(公告)号：CN113221493B
公开(公告)日：2022-07-15
申请号：CN202110600906.7
申请日：2021-05-31
Applicant: 福州大学
IPC: G06F30/34 , G06F111/04 , G06F117/04
Abstract: 本发明涉及一种基于异质型FPGA布局的时钟合法化方法，包括如下步骤：（1）建立时钟约束的数学模型；（2）基于建立的数学模型，分时钟线网收缩与时钟线网扩张两步将时钟约束合法化。该方法有利于对时钟进行合法化，避免布局过程中时钟线网违反时钟约束。
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公开(公告)号：CN113255278A
公开(公告)日：2021-08-13
申请号：CN202110535867.7
申请日：2021-05-17
Applicant: 福州大学
Abstract: 本发明涉及一种基于时序驱动的集成电路聚类方法，包括以下步骤：步骤S1:将待聚类集成电路转化为超图；步骤S2:根据得到的超图，基于于BestChoice的算法框架采用一种同时考虑时序和互连度的吸引力函数来选择逻辑块进行聚类；步骤S3:过管理优先级队列数据结构，以吸引力函数作为比较键，对全局最优的块对进行重复集群,得到最优的聚类结果。本发明能够有效降低电路时延，实现更高质量的电路布局。
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公开(公告)号：CN113239652A
公开(公告)日：2021-08-10
申请号：CN202110599592.3
申请日：2021-05-31
Applicant: 福州大学
IPC: G06F30/34 , G06F111/04
Abstract: 本发明涉及一种基于异质型FPGA全局布局的坐标转换方法，包括如下步骤：（1）将FPGA全局布局问题转化为同时考虑密度和线长的数学模型；（2）基于建立的数学模型，在布局之前进行坐标转化，将CLB类型的站点坐标转化成连续的，并对异质性模块进行光滑化处理，然后进行全局布局，以提高全局布局解的质量。该方法有利于提高全局布局解的质量。
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