公开(公告)号：CN118332999A

公开(公告)日：2024-07-12

申请号：CN202410421798.0

申请日：2024-04-09

Applicant: 浙江大学

Inventor： 黄泺奇 ,  刘鹏 ,  王小航

IPC: G06F30/392 ,  G06F111/08 ,  G06F111/04

Abstract: 本发明提供一种芯粒系统内存控制器布局优化方法，包括，根据目标芯粒系统架构中的互连关系和各个组件的物理位置关系分别构建无向图和二维网格图；基于无向图中提供的目标芯粒系统架构内各个组件的互连关系和二维网格图中提供的目标芯粒系统架构内各个组件的物理位置关系，对处理器核心访问末级缓存的缺失率进行计算，对处理器核心访问缓存或内存的延迟进行计算；根据末级缓存缺失率和延迟数据，构建目标芯粒系统性能模型；确定目标芯粒系统约束条件和求解目标，对目标芯粒系统性能模型进行求解，获得对应的内存控制器布局方式，处理器核心数量以及末级缓存容量，使得芯粒系统的处理器核心访存延迟降低，提高芯粒系统的整体架构性能。

公开(公告)号：CN118013690A

公开(公告)日：2024-05-10

申请号：CN202311815099.6

申请日：2023-12-26

Applicant: 浙江大学杭州国际科创中心

Inventor： 林甜甜 ,  王小航

IPC: G06F30/20

Abstract: 本申请涉及针对集成芯片系统的并行仿真方法、装置和计算机设备。所述方法包括：根据源芯粒发起的数据管理请求确定目标芯粒、第一时序文件和数据请求功能文件；根据第一时序文件确定请求数据传输路径，并根据请求数据传输路径和第一时序文件确定目标时序文件；将目标时序文件发送至目标芯粒，以使目标芯粒根据目标时序文件确定目标响应数据、第二时序文件和数据响应功能文件；根据第二时序文件确定响应数据传输路径，根据响应传输路径和第二时序文件确定数据反馈时序文件；根据目标时序文件、数据反馈时序文件、数据请求功能文件和数据响应功能文件，通过芯粒仿真器进行芯粒通信仿真。上述方案，能够并行地模拟整个多芯粒系统。

公开(公告)号：CN119917446A

公开(公告)日：2025-05-02

申请号：CN202411997753.4

申请日：2024-12-31

Applicant: 杭州高新区(滨江)区块链与数据安全研究院 ,  浙江大学

Inventor： 张琰 ,  王小航 ,  任奎

IPC: G06F15/76 ,  G06F11/34 ,  G06F12/0811

Abstract: 本申请涉及一种多芯粒集成系统的缓存架构优化方法、装置和存储介质，其中，该多芯粒集成系统的缓存架构优化方法包括：获取多芯粒集成系统的架构拓扑图；架构拓扑图包括存储层级图和网络拓扑图；存储层级图为多芯粒集成系统的缓存子系统的层级连接图；网络拓扑图为多芯粒集成系统的芯粒连接图；基于架构拓扑图，构建系统性能模型；对系统性能模型进行求解，得到目标缓存参数，并基于目标缓存参数和存储层级图，生成目标缓存架构图。通过本申请，解决了多芯粒集成系统中缓存子系统的架构难以达到最佳优化的问题。

公开(公告)号：CN118842741A

公开(公告)日：2024-10-25

申请号：CN202410718933.8

申请日：2024-06-04

Applicant: 杭州高新区(滨江)区块链与数据安全研究院 ,  浙江大学

Inventor： 蔡昀朗 ,  王小航 ,  石寒雪 ,  任奎

IPC: H04L43/50 ,  H04L9/40 ,  H04L12/40

Abstract: 本申请涉及一种CAN总线模糊测试方法、装置、系统和电子设备，其中，该CAN总线模糊测试方法包括：获取不同车辆操作状态下的若干CAN总线二进制数据帧组；根据比特翻转率，得到二进制分类结果；将每组二进制数据帧组对应的二进制分类结果，与分组参照结果进行比对，将二进制分类结果与分组参照结果不同的二进制数据帧组识别为目标组；从每个目标组中分别选取第一目标数据帧进行变异模糊处理，生成第一模糊消息样例；基于第一模糊消息样例进行CAN总线的注入验证和控制位解析，得到与各车辆响应相关的目标比特位组。其能够通过较少的功能操作分析出更多的车辆功能控制数据和漏洞触发数据，高效地将控制数据精确到比特位级，提高了车辆安全分析的效率。

公开(公告)号：CN100592255C

公开(公告)日：2010-02-24

申请号：CN200710071565.9

申请日：2007-10-09

Applicant: 浙江大学

Inventor： 刘鹏 ,  陈科明 ,  顾雄礼 ,  黄卫兵 ,  王小航 ,  王维东 ,  史册 ,  姚庆栋

IPC: G06F9/38

Abstract: 本发明公开了一种32位的多模式微处理器，该处理器核以两条六级流水线PIPE 1和PIPE 2结构为基础，PIPE 1和PIPE 2均包括取指、译码、执行、访存、TAG比较和回写这六个流水级；此处理器支持3种运行模式：双核模式、双发射模式或双线程模式；在双核模式下，处理器在微结构上分开，是两个高性能的单发射处理器；在双发射模式下，处理器在微结构上合拢，是一个高性能的双发射精简指令集计算机处理器；在双线程模式下，处理器是一个介于细粒度和同时多线程技术之间“伪”SMT处理器，此时处理器可以支持两种运行方式。使用本发明的微处理器，能根据应用的特点配置成不同的运行模式。

公开(公告)号：CN100565472C

公开(公告)日：2009-12-02

申请号：CN200710164584.6

申请日：2007-12-11

Applicant: 浙江大学

Inventor： 刘鹏 ,  王小航 ,  成杏梅 ,  史册 ,  王维东 ,  姚庆栋

IPC: G06F11/36 ,  G06F15/16

Abstract: 本发明公开了一种适用于多处理器核系统芯片的调试方法：用一个运行在宿主机上的虚拟主控处理器核模块(111)来模拟一个主控处理器和调试控制站程序，负责发送和接收命令，控制多处理器核系统芯片的调试，发送调试命令给物理的每个处理器核上的运行调试服务站模块(131)，并接收回复信息到运行在宿主机上的带有图形化界面的软件调试器(110)。本发明方法占用较小的硬件资源，利用软件来进行调试，可移植性强，适用于多处理器核系统芯片/片上网络平台调试。