公开(公告)号：CN109075213B

公开(公告)日：2021-10-15

申请号：CN201780027131.0

申请日：2017-11-14

Applicant: 富士电机株式会社

Inventor： 田村正树 ,  阿部和 ,  藤井岳志

IPC: H01L29/861 ,  H01L21/329 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

Abstract: 在半导体基板(10)的背面(10a)的表面层分别选择性地设置有n+型阴极区(4)和p型阴极区(5)。n+型阴极区(4)和p型阴极区(5)构成阴极层(6)，并在与半导体基板(10)的背面(10a)平行的方向上邻接。n+型阴极区(4)和p型阴极区(5)与阴极电极(8)接触。在n‑型漂移层(1)的内部，以距离半导体基板(10)的背面(10a)比阴极层(6)深且各不相同的深度设置有多个n型FS层(7)。由此，在二极管中能够改善正向电压的降低与反向恢复损耗的降低之间的权衡关系，且能够实现软恢复化。

公开(公告)号：CN109155332A

公开(公告)日：2019-01-04

申请号：CN201780026996.5

申请日：2017-11-14

Applicant: 富士电机株式会社

Inventor： 阿部和 ,  藤井岳志 ,  小幡智幸

IPC: H01L29/739 ,  H01L29/78

Abstract: 在沿与半导体基板(10)的正面平行地配置为条纹状的多个沟槽(2)中的栅沟槽(2a)的内部隔着栅绝缘膜(3a)设置有栅电位(G)的栅电极(4a)。在虚设沟槽(2b)的内部隔着虚设栅绝缘膜(3b)设置有发射电位(E)的虚设栅电极(4b)。在台面区(9)中的作为MOS栅起作用的第一台面区(9a)的表面区域的整个面设置有第一p型基区(5a)，在不作为MOS栅起作用的第二台面区(9b)沿第一方向(X)以预定的间隔(D1)选择性地设置有第二p型基区(5b)。台面区(9)的两侧的沟槽(2)中的至少一方为栅沟槽(2a)，MOS栅在栅沟槽(2a)的至少一方的侧壁侧进行驱动。据此，能够降低通态电压。

公开(公告)号：CN109075213A

公开(公告)日：2018-12-21

申请号：CN201780027131.0

申请日：2017-11-14

Applicant: 富士电机株式会社

Inventor： 田村正树 ,  阿部和 ,  藤井岳志

IPC: H01L29/861 ,  H01L21/329 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

Abstract: 在半导体基板(10)的背面(10a)的表面层分别选择性地设置有n+型阴极区(4)和p型阴极区(5)。n+型阴极区(4)和p型阴极区(5)构成阴极层(6)，并在与半导体基板(10)的背面(10a)平行的方向上邻接。n+型阴极区(4)和p型阴极区(5)与阴极电极(8)接触。在n-型漂移层(1)的内部，以距离半导体基板(10)的背面(10a)比阴极层(6)深且各不相同的深度设置有多个n型FS层(7)。由此，在二极管中能够改善正向电压的降低与反向恢复损耗的降低之间的权衡关系，且能够实现软恢复化。

公开(公告)号：CN101933141A

公开(公告)日：2010-12-29

申请号：CN200980103495.8

申请日：2009-01-28

Applicant: 富士电机系统株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  阿部和 ,  椎木崇 ,  藤井岳志 ,  吉川功 ,  今川铁太郎 ,  小山雅纪 ,  浅井诚

IPC: H01L27/04 ,  H01L29/78

CPC classification number: H01L27/0629 ,  H01L27/0658 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/7815 ,  H01L29/7827

Abstract: 本发明提供一种半导体装置。在主元件(24)的源电极(25)和电流检测元件(21)的电流感应电极(22)之间连接电流检测用的电阻。栅极绝缘膜(36)的绝缘耐压比反向偏压时可流过电流检测元件(21)的最大电流与上述电阻之积大。主元件(24)的p主体区域(32)的扩散深度比电流检测元件(21)的p主体区域(31)的扩散深度浅，主元件(24)的p主体区域(32)的端部的曲率比电流检测元件(21)的p主体区域(31)的端部的曲率小。因此，在外加反向偏压时，主元件(24)的p主体区域(32)的端部的电场变得比电流检测元件(21)的p主体区域(31)的端部的电场高，主元件(24)变得易于在电流检测元件(21)之前发生雪崩击穿。

公开(公告)号：CN102163623A

公开(公告)日：2011-08-24

申请号：CN201110045393.4

申请日：2011-02-22

Applicant: 富士电机系统株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  藤井岳志 ,  上岛聪 ,  浅井诚

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L29/41766 ,  H01L29/66348 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7813

Abstract: 本发明提供一种半导体元件及半导体元件的制造方法，其抑制寄生元件所产生的影响，并且能够防止导通电压增大。在n-型的漂移区域(1)的表面层设有p型的基极区域(2)。在半导体基板的表面上设有贯通基极区域(2)且到达漂移区域1的沟槽(3)。在沟槽(3)的内部隔着栅极绝缘膜(4)而设有栅电极(5)。在基极区域(2)的表面层选择性地设有第一凹部(6)。即，基极区域(2)的表面呈由第一凹部(6)和未设有第一凹部(6)的凸部构成的凹凸形状。第一凹部(6)与沟槽(3)相接。此外，与栅电极(5)的上端相比，第一凹部(6)的底面设置为距基板表面更深。源电极(8)与基极区域(2)的凸部相接，且埋入第一凹部(6)的内部。

公开(公告)号：CN101499473A

公开(公告)日：2009-08-05

申请号：CN200910009837.1

申请日：2009-01-24

Applicant: 株式会社电装 ,  富士电机电子技术株式会社

Inventor： 小山雅纪 ,  冈部好文 ,  浅井诚 ,  藤井岳志 ,  吉川功

IPC: H01L27/082 ,  H01L23/535 ,  H01L29/72 ,  H01L29/40

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了一种具有绝缘栅半导体元件的半导体器件和绝缘栅双极晶体管。一种具有IGBT的半导体器件包括：衬底(1)；衬底上的漂移层(2)和基极层(3)；穿透基极层以将基极层分成基极部分(3a－3d)的沟槽(4)；一个基极部分中的发射极区(5)；沟槽中的栅极元件(7a－7c)；发射极电极(15)；以及集电极电极(16)。所述一个基极部分提供沟道层(3a)，另一基极部分提供没有发射极区的浮置层(3b－3d)。栅极元件包括与沟道层相邻的栅电极(7a)和与浮置层相邻的虚设栅电极(7b－7c)。浮置层包括与沟道层相邻的第一浮置层(3b)以及远离沟道层的第二浮置层(3c)。虚设栅电极和第一浮置层与基极层上的第一浮置布线(12)电耦合。虚设栅电极与第二浮置层隔离开。