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公开(公告)号：CN102136294A
公开(公告)日：2011-07-27
申请号：CN201010543252.0
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体存储装置，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN1856839B
公开(公告)日：2010-10-06
申请号：CN200480027371.3
申请日：2004-08-23
Inventor： 永岛宏行 , 田中智晴 , 河合矿一 , 卡德科尔·N.·奎德尔
CPC classification number: G11C11/5628 , G11C11/5635 , G11C16/10 , G11C2211/5641
Abstract: 提供一种使用多进制存储器中的一些存储块作为二进制存储块的非易失性半导体存储器件。非易失性半导体存储器件包括存储单元阵列、接口和写入电路。写入电路可根据输入到接口的数据写入命令通过第一写入次序或第二写入次序选择性地将数据写入存储单元阵列中。当从接口输入根据第一写入次序的数据写入命令时，写入电路在标记数据具有第一值时执行命令，并在标记数据具有第二值时不执行命令。
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公开(公告)号：CN1856839A
公开(公告)日：2006-11-01
申请号：CN200480027371.3
申请日：2004-08-23
Inventor： 永岛宏行 , 田中智晴 , 河合矿一 , 卡德科尔·N.·奎德尔
CPC classification number: G11C11/5628 , G11C11/5635 , G11C16/10 , G11C2211/5641
Abstract: 提供一种使用多进制存储器中的一些存储块作为二进制存储块的非易失性半导体存储器件。非易失性半导体存储器件包括存储单元阵列、接口和写入电路。写入电路可根据输入到接口的数据写入命令通过第一写入次序或第二写入次序选择性地将数据写入存储单元阵列中。当从接口输入根据第一写入次序的数据写入命令时，写入电路在标记数据具有第一值时执行命令，并在标记数据具有第二值时不执行命令。
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公开(公告)号：CN1428866A
公开(公告)日：2003-07-09
申请号：CN02157191.0
申请日：2002-12-19
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , G11C11/34 , G11C16/00 , G11C14/00
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第一动作及第二动作，在第一动作和第二动作连续进行时，具有在第一和第二动作结束后把第一动作和第二动作这两者的成功/失败结果输出的动作。
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