公开(公告)号：CN1767053B

公开(公告)日：2010-06-23

申请号：CN200510099973.6

申请日：2005-09-12

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩

IPC: G11C11/401 ,  G11C11/406 ,  G11C29/00

CPC classification number: G11C29/50016 ,  G11C11/401 ,  G11C11/406 ,  G11C11/40622 ,  G11C29/14

Abstract: 一种半导体存储装置，具有进行如下控制的电路：把缺陷单元的刷新周期设得比正常单元的刷新周期短，在输入的控制信号为某第1值时，在对与刷新指令对应而生成的第1地址的单元进行刷新时，在根据在刷新冗长ROM中预先程序化了的信息，预定的规定比特的值与所述第1地址不同的第2地址被判断为缺陷单元的场合，对所述第2地址的单元也进行刷新，在输入的控制信号为第2值时，与刷新指令对应而生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，预定的规定比特的值与所述第1地址不同的第2地址被判断为缺陷单元的场合，只对所述第2地址进行刷新。

公开(公告)号：CN100362742C

公开(公告)日：2008-01-16

申请号：CN200410055689.4

申请日：2004-08-02

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩 ,  小林胜太郎

IPC: H03K5/13 ,  G11C11/407 ,  G06F1/10

CPC classification number: H03K5/133 ,  H03K5/135 ,  H03K2005/00058 ,  H03K2005/00241 ,  H03K2005/00247 ,  H03K2005/00273 ,  H03L7/0814 ,  H03L7/087

Abstract: 本发明提供一种延迟电路，实现DLL的低波动、小面积化。具有：具有多级延迟单元(101～110)的第1延迟电路串；具有多级延迟单元(111～121)的第2延迟电路串；以及，与第1延迟电路串的各级对应而设，根据分别输入的控制信号，对第1延迟单元的输出向第2延迟电路串对应的级的传送进行控制的多个传送电路(131～141)。内含逻辑回路是：第1延迟电路串的各级的延迟单元(101～110)将输入信号反相输出，第2延迟电路串的各级的延迟单元输入与该延迟单元对应的上述传送电路的输出和该延迟单元的前级延迟单元的输出，把输出信号输出到后级。通过对输入的信号的上升沿和下降沿的传输通路独立地进行选择，使占空比可变。

公开(公告)号：CN1406003A

公开(公告)日：2003-03-26

申请号：CN02142432.2

申请日：2002-09-19

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩

IPC: H04J3/06 ,  H04L7/00 ,  H04L7/08

CPC classification number: G11C7/1066 ,  G11C7/22 ,  G11C7/222 ,  G11C11/4076

Abstract: 本发明提供了一种DLL电路及半导体集成电路装置。DLL电路2包括：延迟电路21、22，输入分频时钟CLK2，并延迟；相位检测器23，对分频时钟和延迟电路22的输出的相位差进行检测；计数器24，输出使延迟电路21、22的输出抽头切换的信号；延迟电路31、32，输入分频时钟CLK2，并延迟；多路复用器35A，输入延迟电路31、32的输出OUTR、OUTF，并输出信号CLKOE；伪多路复用器36，输入CLKOE，并具有与多路复用器4相同的延迟时间；伪缓冲器37，具有与输出缓冲器5相同的延迟时间；伪缓冲器38，具有与输入缓冲器相同的延迟时间。DLL电路3包括：相位检测器33，对输入缓冲器的输出CLK1和缓冲器38的输出的相位差进行检测；计数器34，输出使延迟电路31、32的输出抽头切换的信号。