公开(公告)号：CN109219888A

公开(公告)日：2019-01-15

申请号：CN201780034259.X

申请日：2017-12-08

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/78 ,  H01L21/322 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/08 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 在仅存在一层蓄积层的情况下，与存在多层蓄积层的情况相比，存在导通电压(Von)变高的问题。相对于此，在存在多层蓄积层的情况下，与仅存在一层蓄积层的情况相比，存在因载流子过于积存于蓄积层所以关断损耗(Eoff)增加的问题。在具有半导体基板的半导体装置中，半导体基板具备沿预先设定的方向延伸的两个沟槽部、设置在两个沟槽部之间的台面部、以及漂移层，台面部具有发射区、接触区以及在比发射区及接触区靠下方的位置沿深度方向并列地设置的多个蓄积层，至少一个蓄积层设置在发射区的至少一部分之下，但不设置在接触区的一部分区域的下方。

公开(公告)号：CN105531825B

公开(公告)日：2019-01-01

申请号：CN201480049841.X

申请日：2014-11-12

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L29/78

Abstract: 以从基板正面起算在深度方向上以预定的深度沿着与基板正面平行的方向延伸的条状的方式设有多个沟槽(5)。在沟槽(5)的内部，隔着栅极绝缘膜(6)设有栅极(7)。在被沟槽(5)分离的台面区的基板正面侧的整个表面层设有发射极电位的p型基区(3)。在p型基区(3)的内部，在沟槽(5)的长度方向以预定间隔分散地配置有n+型发射区(4)。在基板背面的表面层，从基板背面侧起依次设有p+型集电层(1)和n+型缓冲层(10)。n+型缓冲层(10)的厚度t3与n‑型漂移层(2)的厚度t2大致相同，或者比n‑型漂移层(2)的厚度t2厚。由此，能够维持导通电压，并且降低开关损耗。

公开(公告)号：CN108604594A

公开(公告)日：2018-09-28

申请号：CN201780007710.9

申请日：2017-08-08

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/12 ,  H01L29/739 ,  H01L29/78

Abstract: 本发明提供一种半导体装置，具备：半导体基板，其具有第一导电型的漂移区；第一导电型的发射区，其在半导体基板的内部设置于漂移区的上方，且第一导电型的发射区的掺杂浓度比漂移区的掺杂浓度高；第二导电型的基区，其在半导体基板的内部设置在发射区与漂移区之间；第一导电型的第一积累区，其在半导体基板的内部设置在基区与漂移区之间，且第一导电型的第一积累区的掺杂浓度比漂移区的掺杂浓度高；多个沟槽部，其以从半导体基板的上表面贯穿发射区、基区和第一积累区的方式设置，且在内部设置有导电部；以及电容附加部，其设置在比第一积累区靠近下方的位置，且附加栅极-集电极间电容。

公开(公告)号：CN107636835A

公开(公告)日：2018-01-26

申请号：CN201680032029.5

申请日：2016-12-06

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L21/336 ,  H01L27/04 ,  H01L29/78

CPC classification number: H01L27/04 ,  H01L27/0727 ,  H01L29/0615 ,  H01L29/0696 ,  H01L29/0804 ,  H01L29/0834 ,  H01L29/404 ,  H01L29/407 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/7412 ,  H01L29/78

Abstract: 能够兼顾沟道形成区的确保和闩锁抑制。提供一种半导体装置。所述半导体装置具备：半导体基板；多个沟槽部，设置于半导体基板的正面侧，分别具有沿着延伸方向延伸的部分；以及第一导电型的发射区和第二导电型的接触区，设置于相邻的2个沟槽部之间，在延伸方向上交替地在半导体基板的正面露出，在半导体基板的正面，发射区在2个沟槽部之间的中央位置处的长度比发射区的与沟槽部接触的部分的长度短，在半导体基板的正面，发射区的边界的至少一部分为曲线形状。

公开(公告)号：CN107112358A

公开(公告)日：2017-08-29

申请号：CN201680004574.3

申请日：2016-07-07

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L21/336 ,  H01L27/04 ,  H01L29/12 ,  H01L29/78

Abstract: 本发明提供半导体装置，具备：半导体基板；栅极沟槽部，其形成于半导体基板的表面；虚设沟槽部，其形成于半导体基板的表面；以及第一表面侧电极，其形成于半导体基板的表面的上方，且包含金属；栅极沟槽部具有：栅极沟槽，其形成于半导体基板的表面；栅极导电部，其形成于栅极沟槽的内部；以及栅极绝缘部，其在栅极沟槽的内部形成于栅极导电部的上方，且将栅极导电部与第一表面侧电极绝缘；虚设沟槽部具有：虚设沟槽，其形成于半导体基板的表面；以及虚设导电部，其形成于虚设沟槽的内部，且与第一表面侧电极接触。

公开(公告)号：CN105577153A

公开(公告)日：2016-05-11

申请号：CN201510660762.9

申请日：2015-10-14

Applicant: 富士电机株式会社

Inventor： 内藤达也 ,  大月正人

IPC: H03K17/12 ,  H03K17/567

Abstract: 提供半导体装置，其保护具有同一芯片上形成且并联的IGBT与MOSFET的功率半导体元件，使其免于随检出过电流时断开控制的异常高压损害。是将IGBT(11)与SJMOSFET(12)并联时使其栅极端子独立而分别控制IGBT(11)和SJMOSFET(12)。在此接通控制IGBT(11)和SJMOSFET(12)时外部电路发生短路等而被施加高电压且大电流流过时，运算放大器(24)以检出IGBT(11)的过电流而控制栅极信号以限制IGBT(11)中流动的电流。然后运算放大器(24)根据被恒定电流源(25)的放电降低的电容器(26)的基准电压，限制IGBT(11)流动的电流，软关断IGBT(11)。

公开(公告)号：CN104321871A

公开(公告)日：2015-01-28

申请号：CN201380025572.9

申请日：2013-11-08

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L27/04 ,  H01L21/329 ,  H01L21/822 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/866 ,  H01L29/868

CPC classification number: H01L29/7808 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/66106 ,  H01L29/66121 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/861

Abstract: 由n+层(11)/n-层(10)/p+层(12)/n-层(10)的基本结构(103)构成保护用二极管(101)。通过使构成保护用二极管(101)的p型层为高杂质浓度的p+层(12)，能够抑制耗尽层的延伸，减小保护用二极管(101)的面积。另外，通过扩散系数大的磷原子的离子注入来在构成保护用二极管(101)的多晶硅层(9)形成低杂质浓度的n-层(10)，并通过1000℃以上的热处理使注入到多晶硅层(9)的磷原子扩散，由此能够使n-层(10)的深度方向的杂质分布在深度方向上一致。其结果，高杂质浓度的p+层(12)与低杂质浓度的n-层(10)之间的pn接合面与衬底主表面大致垂直，能够抑制电场集中于p+层(12)与n-层(10)之间的pn结处。

公开(公告)号：CN101469657B

公开(公告)日：2012-04-11

申请号：CN200810184316.5

申请日：2008-12-03

Applicant: 富士电机株式会社

Inventor： 内藤达也 ,  石井宪一 ,  宫泽繁美 ,  齐藤龙

IPC: F02P3/055 ,  F02P3/05

CPC classification number: F02P3/0552

Abstract: 本发明提供一种点火系统。线圈故障检测电路检测IGBT的集电极电流的上升，并且定时器电路测量上升周期的长度。如果该上升不是正常的上升，则ECU就判断出已出现线圈故障。ECU关闭IGBT以防止不点火，并且使燃料气体停止流向燃烧室以防止催化剂的熔化或恶化。

公开(公告)号：CN117995902A

公开(公告)日：2024-05-07

申请号：CN202311378369.1

申请日：2023-10-23

Applicant: 富士电机株式会社

Inventor： 樱井洋辅 ,  内藤达也 ,  野口晴司 ,  洼内源宜 ,  儿玉奈绪子 ,  泷下博

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/08

Abstract: 本发明提供一种半导体装置，在半导体装置中，优选具有抑制缺陷区域对晶体管部造成的影响并且容易小型化的结构。在半导体装置中，晶体管部与二极管部之间的边界区具有：第一部分，其与晶体管部相接，不设置寿命调整区；以及第二部分，其与二极管部相接，供二极管部的寿命调整区延伸设置，第一方向上的寿命抑制剂的密度分布具有寿命抑制剂的密度从边界区的第二部分朝向第一部分减少的横斜坡，在第一方向上，第一部分的宽度小于第二部分的宽度，在第一方向上，第一部分的宽度为横斜坡的宽度以上。

公开(公告)号：CN110574146B

公开(公告)日：2024-02-13

申请号：CN201880028773.7

申请日：2018-11-15

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78

Abstract: 提供一种半导体装置，其具备半导体基板、设置于半导体基板的有源部、以及在半导体基板的上表面设置于有源部与半导体基板的外周端之间的边缘终端结构部，有源部具有晶体管部、以及在半导体基板的上表面与晶体管部交替地配置在预定的第一方向上的二极管部，半导体装置还具备端部寿命控制部，端部寿命控制部在边缘终端结构部设置于半导体基板的内部，并在第一方向上连续地设置于与至少两个以上的二极管部对置的范围内。