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公开(公告)号：CN101102299A
公开(公告)日：2008-01-09
申请号：CN200710044717.6
申请日：2007-08-09
Applicant: 复旦大学 , 上海复旦微纳电子有限公司
Abstract: 本发明属于无线数字通信技术领域，具体为一种基于变D技术的载波频偏粗同步方法。首先通过峰值检测器找到信号帧的起始位置，接着使用基于变D技术的载波频偏估计算法对载波频偏进行估计，最后用最大似然估计算法得到更为精确的估计结果。该方法因为使用了变D技术和联合估计方法，所以实现了更大频偏估计范围和更精确的估计结果的目的。该方法可以直接应用于数字电视或数字广播接收系统中的同步模块。
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公开(公告)号：CN111797584B
公开(公告)日：2024-03-19
申请号：CN201910216147.7
申请日：2019-03-21
Applicant: 复旦大学
IPC: G06F30/392 , G06F15/78
Abstract: 本发明属于集成电路领域，具体涉及一种基于FPGA和CPU异构计算的随机行走寄生电容参数提取方法，包括，在CPU中读取GDS版图、生成高斯面、生成初始点、切分版图以及筛选分块后，针对每个含初始点的分块，在FPGA中运行随机行走算法；CPU中完成FPGA中超出分块边界或者未触及任何导体的路径，并计算最终寄生电容结果。本发明算法简单规整，不需要复杂的空间管理策略，仍具有较高的能效比，并且处理分块的FPGA位流在一次编译生成后，可针对不同GDS版图重复利用，实用性高。本发明尤其是提出适用于随机行走寄生电容参数提取的FPGA和CPU异构计算框架；并针对该框架提出了版图切分方法，以及提高FPGA代码并行效率的优化方法。
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公开(公告)号：CN116050331A
公开(公告)日：2023-05-02
申请号：CN202111248599.7
申请日：2021-10-26
Applicant: 复旦大学
IPC: G06F30/367 , G06F30/373 , G06N7/01 , G06F111/08
Abstract: 本发明属于模拟电路设计自动化领域。涉及一种高维空间中的贝叶斯优化方法。具体涉及一种基于可加性假设和图结构高斯过程模型的模拟电路优化方法。本发明针对具有可加性假设(Additive Assumption)和图结构(Graph Structure)的高维空间，将原高维参数空间分解为多个互不相交的参数子空间，并在参数子空间中构建各参数间的关系依赖图，应用基于可加性假设和图结构的高斯过程模型(Gaussian Process Regression，GPR)，明显降低高维情况下贝叶斯优化方法的时间复杂度，加速电路优化过程。本方法实验结果表明，在高维模拟电路贝叶斯优化问题中，相较于现有方法可获得更快的收敛速度。
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公开(公告)号：CN111797584A
公开(公告)日：2020-10-20
申请号：CN201910216147.7
申请日：2019-03-21
Applicant: 复旦大学
IPC: G06F30/392 , G06F15/78
Abstract: 本发明属于集成电路领域，具体涉及一种基于FPGA和CPU异构计算的随机行走寄生电容参数提取方法，包括，在CPU中读取GDS版图、生成高斯面、生成初始点、切分版图以及筛选分块后，针对每个含初始点的分块，在FPGA中运行随机行走算法；CPU中完成FPGA中超出分块边界或者未触及任何导体的路径，并计算最终寄生电容结果。本发明算法简单规整，不需要复杂的空间管理策略，仍具有较高的能效比，并且处理分块的FPGA位流在一次编译生成后，可针对不同GDS版图重复利用，实用性高。本发明尤其是提出适用于随机行走寄生电容参数提取的FPGA和CPU异构计算框架；并针对该框架提出了版图切分方法，以及提高FPGA代码并行效率的优化方法。
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Patent Agency Ranking
公开(公告)号：CN110750948A
公开(公告)日：2020-02-04
申请号：CN201810748599.5
申请日：2018-07-06
Applicant: 复旦大学
IPC: G06F30/36 , G06F30/373 , G06F30/20
Abstract: 本发明属集成电路设计中模拟电路设计参数自动优化领域，具体涉及一种基于高斯过程模型(Gaussian Process)，采用并行贝叶斯优化(Batch Bayesian Optimization)算法的电路优化方法，本方法在每次迭代中，首先构建高斯过程模型，然后由高斯过程模型构建多个获取函数，并对这些获取函数进行多目标优化，得到获取函数的帕累托前沿(Pareto front)，并从帕累托前沿上选择多个进行电路仿真的点。该方法能大幅减少优化过程中电路的仿真次数，获得符合性能要求的模拟电路设计参数，同时可以利用并行优化技术加速电路优化。
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公开(公告)号：CN117436224A
公开(公告)日：2024-01-23
申请号：CN202210810901.1
申请日：2022-07-11
Applicant: 复旦大学
IPC: G06F30/20 , G06N7/01 , G06F111/04 , G06F111/08
Abstract: 本发明属于集成电路技术领域，涉及一种基于偏好学习模型的模拟电路成品率优化方法。本方法中采用多尺度采样方法，逐渐提高工艺参数分布的标准差σ并执行成品率分析，通过放大不同设计点成品率之间的差距，更容易分辨设计点成品率的高低；采用基于偏好学习的高斯过程分类GPC模型对设计点间多尺度采样成品率的比较结果建模；采用偏好贝叶斯优化框架对GPC模型进行优化，利用汤普森采样获取函数平衡优化过程中的利用和探索，寻找在成品率比较中获胜概率最大的设计点；采用多置信度建模方法对不同工艺参数标准差下的成品率进行建模，进一步提高汤普森采样获取函数的准确度。本方法能够大幅减少模拟电路成品率优化所需的仿真次数。
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公开(公告)号：CN115994506A
公开(公告)日：2023-04-21
申请号：CN202111221880.1
申请日：2021-10-20
Applicant: 复旦大学
IPC: G06F30/3312 , G06F30/398
Abstract: 本发明属集成电路技术领域，涉及集成电路可靠性设计中电路时序的老化效应分析，尤其是一种针对数字集成电路时序老化的快速分析方法。本发明中由输入的电路时序路径构建电路图，针对每一种类型的延时单元引入一个老化因子；采用基于Endpoint的关键路径选择方案挑选合适的时序路径构成集合；对该时序路径集合中的每条路径进行基于查表的老化时序分析，建立超定方程的老化时序拟合问题；并利用基于随机Kaczmarz算法高效求解该最小二乘问题，从而获得每种延迟单元的老化因子，最终快速获得所有路径的老化时序的预测结果。实验结果表明，本发明的方法相比工业界传统的电路时序老化分析方法提速7～10倍。
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