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公开(公告)号：CN111797584A
公开(公告)日：2020-10-20
申请号：CN201910216147.7
申请日：2019-03-21
Applicant: 复旦大学
IPC: G06F30/392 , G06F15/78
Abstract: 本发明属于集成电路领域，具体涉及一种基于FPGA和CPU异构计算的随机行走寄生电容参数提取方法，包括，在CPU中读取GDS版图、生成高斯面、生成初始点、切分版图以及筛选分块后，针对每个含初始点的分块，在FPGA中运行随机行走算法；CPU中完成FPGA中超出分块边界或者未触及任何导体的路径，并计算最终寄生电容结果。本发明算法简单规整，不需要复杂的空间管理策略，仍具有较高的能效比，并且处理分块的FPGA位流在一次编译生成后，可针对不同GDS版图重复利用，实用性高。本发明尤其是提出适用于随机行走寄生电容参数提取的FPGA和CPU异构计算框架；并针对该框架提出了版图切分方法，以及提高FPGA代码并行效率的优化方法。
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公开(公告)号：CN109901913A
公开(公告)日：2019-06-18
申请号：CN201711308530.2
申请日：2017-12-11
Applicant: 复旦大学
Abstract: 本发明属于计算机多线程并行编程领域，涉及一种执行失败后，可控重复执行次数(N-retry)的多线程事务存储编程模型方法。本发明将原事务存储编程模型进行修改，对执行失败的事务控制重复执行次数，并通过构建任务队列，若事务执行失败，则将该事务执行的任务返回至任务队列尾部的方式，确保并行模型的正确性，并避开多线程程序中的热点资源，减少事务总执行失败次数，提高程序并发效率。本方法易用性高，能在高冲突并行算法中显著提高并行效率。
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公开(公告)号：CN104346490B
公开(公告)日：2017-10-10
申请号：CN201310347294.0
申请日：2013-08-09
Applicant: 复旦大学
Abstract: 本发明属半导体光刻工艺可制造性设计领域，具体涉及一种三重曝光光刻工艺的版图图案分解方法。先采用矩形扩展的方法构建冲突图；然后随机产生三着色初始解，每轮优化分别依次固定一种颜色，对剩余二种颜色的冲突子图利用双重曝光图案分配方法进行双着色优化，重复迭代优化过程，直到当前最优解若干次未发生更新；最后反复调用上述步骤多次并从中挑选最优的三着色结果作为输出。本发明采用已有的双重曝光图案分配方法，采用多次计算选其最优的策略，寻找全局最优解，达到为三重曝光光刻工艺分配版图图案的目的。
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公开(公告)号：CN105893644A
公开(公告)日：2016-08-24
申请号：CN201410771314.1
申请日：2014-12-15
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路半导体制造技术领域，涉及一种电子束和双重图案光刻工艺中版图图案分解的方法。本发明将同时最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点两划分问题；所述方法包括：根据输入版图文件和冲突距离B，构建含虚拟点的冲突图G；将平面化后的冲突图上删点两划分问题转化为奇数环覆盖问题；用primal-dual方法求解奇数环覆盖问题；后处理剩余冲突边。本方法可行性高，能够在合理的时间内获得优于传统两阶段方法的求解结果，可用于解决大规模版图的图案分解问题。
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公开(公告)号：CN104346490A
公开(公告)日：2015-02-11
申请号：CN201310347294.0
申请日：2013-08-09
Applicant: 复旦大学
Abstract: 本发明属半导体光刻工艺可制造性设计领域，具体涉及一种三重曝光光刻工艺的版图图案分解方法。先采用矩形扩展的方法构建冲突图；然后随机产生三着色初始解，每轮优化分别依次固定一种颜色，对剩余二种颜色的冲突子图利用双重曝光图案分配方法进行双着色优化，重复迭代优化过程，直到当前最优解若干次未发生更新；最后反复调用上述步骤多次并从中挑选最优的三着色结果作为输出。本发明采用已有的双重曝光图案分配方法，采用多次计算选其最优的策略，寻找全局最优解，达到为三重曝光光刻工艺分配版图图案的目的。
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Patent Agency Ranking
公开(公告)号：CN101964003B
公开(公告)日：2012-09-05
申请号：CN200910055399.2
申请日：2009-07-24
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明涉及一种集成电路可靠性分析方法和装置，该分析方法建立了同时考虑NBTI效应和工艺参数扰动的单元电路延时老化随机分析基准模型，提出了缩放函数以及等效老化时间概念来快速从基准模型求解单元电路在实际工作环境下的延时统计分布，提出了一种电路的预裁剪过程，降低了可靠性分析的复杂度。本发明的装置包括输入单元、输出单元、程序存储单元、外部总线、内存、存储管理单元、输入输出桥接单元、系统总线和处理器。本发明同时考虑了工艺参数扰动、NBTI效应和电路工作环境对可靠性的影响，利用缩放函数、等效老化时间及预裁剪技术可以有效降低可靠性分析的复杂度，实现对超大规模集成电路考虑工艺偏差的可靠性的快速分析。
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公开(公告)号：CN101964004A
公开(公告)日：2011-02-02
申请号：CN200910055400.1
申请日：2009-07-24
Applicant: 复旦大学
Abstract: 本发明属集成电路技术领域，涉及一种应用于集成电路设计自动化中的多核并行最小代价流求解方法及装置。该方法基于非确定性事务模型来实现最小代价流的求解，易于算法设计和并行实现，并从理论上保证算法的正确性。该方法利用线程池及线程绑定技术降低线程创建释放以及线程调度的开销，提高并行的效率。本发明的装置包括输入单元、输出单元、程序存储单元、外部总线、内存、存储管理单元、输入输出桥接单元、系统总线和多核处理器。本发明利用多核处理器技术来提升最小代价流求解的速度，用于包含任何数目处理器核的装置，具有很好的伸缩性。本发明可用于求解一大类集成电路设计自动化问题的多核并行实现。
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公开(公告)号：CN109901913B
公开(公告)日：2023-08-22
申请号：CN201711308530.2
申请日：2017-12-11
Applicant: 复旦大学
Abstract: 本发明属于计算机多线程并行编程领域，涉及一种执行失败后，可控重复执行次数(N‑retry)的多线程事务存储编程模型方法。本发明将原事务存储编程模型进行修改，对执行失败的事务控制重复执行次数，并通过构建任务队列，若事务执行失败，则将该事务执行的任务返回至任务队列尾部的方式，确保并行模型的正确性，并避开多线程程序中的热点资源，减少事务总执行失败次数，提高程序并发效率。本方法易用性高，能在高冲突并行算法中显著提高并行效率。
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公开(公告)号：CN108268688B
公开(公告)日：2021-11-02
申请号：CN201710004676.1
申请日：2017-01-04
Applicant: 复旦大学
IPC: G06F30/398 , G06F119/18
Abstract: 本发明属于集成电路可制造性设计中电子束光刻技术领域，具体涉及字符投影的电子束光刻中，利用光刻字符间隙可交叠的性质，通过优化放置在字符盘上光刻字符的位置和数量，最终减少芯片制造所需的总曝光次数，提升电子束光刻的吞吐率。本发明的关键在于提出一个考虑字符空白交叠面积和字符使用频次/复杂度的综合指标f/A；并提出了一种准确、有效的估算字符实际占用面积的方法；通过修改2‑D装箱算法，最终实现字符盘的优化设计。实验结果表明，本发明提出的方法明显优于目前国际上已知的最好方法。
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公开(公告)号：CN105893644B
公开(公告)日：2020-06-09
申请号：CN201410771314.1
申请日：2014-12-15
Applicant: 复旦大学
IPC: G06F30/392
Abstract: 本发明属于集成电路半导体制造技术领域，涉及一种电子束和双重图案光刻工艺中版图图案分解的方法。本发明将同时最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点两划分问题；所述方法包括：根据输入版图文件和冲突距离B，构建含虚拟点的冲突图G；将平面化后的冲突图上删点两划分问题转化为奇数环覆盖问题；用primal‑dual方法求解奇数环覆盖问题；后处理剩余冲突边。本方法可行性高，能够在合理的时间内获得优于传统两阶段方法的求解结果，可用于解决大规模版图的图案分解问题。
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