支持光纤通道协议的数据传输装置及传输方法

    公开(公告)号:CN102833002A

    公开(公告)日:2012-12-19

    申请号:CN201210302672.9

    申请日:2012-08-23

    Abstract: 支持光纤通道协议的数据传输装置及传输方法,属于数据传输技术领域。它解决了现有大容量、远距离数据传输中,其数据传输方式不适于远距离传输的问题。本发明高速数据的接收与发送缓存采用DDR2存储器,高速串行数据的编码、解码利用FPGA子板实现,需要在硬件平台上处理的数据采用Power PC嵌入式处理器实现;同时,可以通过板卡的PCI总线接口与控制计算机通信,完成相应数据与控制信息的传送。本发明适用于远距离数据传输。

    基于VxWorks操作系统的动态内存泄漏检测方法及装置

    公开(公告)号:CN103455424A

    公开(公告)日:2013-12-18

    申请号:CN201310428609.4

    申请日:2013-09-18

    Abstract: 基于VxWorks操作系统的动态内存泄漏检测方法及装置,涉及一种动态内存泄漏检测方法及装置。为了解决目前动态内存泄漏检测的检错效率低且速度慢的问题。它通过改写内存分配函数malloc()和内存释放函数free()得到函数LC_malloc()和函数LC_free(),以日志的形式记录分配和释放信息,实现动态内存的跟踪;通过TCP通信协议,使用数据发送缓冲队列,将日志信息从安装有VxWorks操作系统的工控机上传到上位机;在上位机中,从日志文件中读入日志事件项,并对比内存的分配和释放,从日志文件中分析并检测出内存泄露。它适用于动态内存泄漏检测。

    基于VxWorks操作系统的动态内存泄漏检测方法及装置

    公开(公告)号:CN103455424B

    公开(公告)日:2015-12-02

    申请号:CN201310428609.4

    申请日:2013-09-18

    Abstract: 基于VxWorks操作系统的动态内存泄漏检测方法及装置,涉及一种动态内存泄漏检测方法及装置。为了解决目前动态内存泄漏检测的检错效率低且速度慢的问题。它通过改写内存分配函数malloc()和内存释放函数free()得到函数LC_malloc()和函数LC_free(),以日志的形式记录分配和释放信息,实现动态内存的跟踪;通过TCP通信协议,使用数据发送缓冲队列,将日志信息从安装有VxWorks操作系统的工控机上传到上位机;在上位机中,从日志文件中读入日志事件项,并对比内存的分配和释放,从日志文件中分析并检测出内存泄露。它适用于动态内存泄漏检测。

    应用CPLD的MPC8280最小系统及设置硬复位配置字的状态转换方法

    公开(公告)号:CN102854962B

    公开(公告)日:2015-05-13

    申请号:CN201210301370.X

    申请日:2012-08-23

    Abstract: 应用CPLD的MPC8280最小系统及设置硬复位配置字的状态转换方法,涉及一种MPC8280最小系统。本发明是为了解决现有应用CPLD的PowerPC未能实现缩短看门狗定时周期以及未能提高系统的灵活性的问题。应用CPLD的MPC8280最小系统包括MPC8280、CPLD和TPS3110;基于上述应用CPLD的MPC8280最小系统的设置硬复位配置字的状态转换方法,所述实现状态转换方法的状态机包括:等待状态、空闲状态、第一字节状态、第二字节状态、第三字节状态、无效地址状态和第四字节状态,通过上述状态之间的有条件跳转进而实现硬复位配置字的设置。本发明的最小系统和状态转换方法适用于单板系统上。

    应用CPLD的MPC8280最小系统及设置硬复位配置字的状态转换方法

    公开(公告)号:CN102854962A

    公开(公告)日:2013-01-02

    申请号:CN201210301370.X

    申请日:2012-08-23

    Abstract: 应用CPLD的MPC8280最小系统及设置硬复位配置字的状态转换方法,涉及一种MPC8280最小系统。本发明是为了解决现有应用CPLD的PowerPC未能实现缩短看门狗定时周期以及未能提高系统的灵活性的问题。应用CPLD的MPC8280最小系统包括MPC8280、CPLD和TPS3110;基于上述应用CPLD的MPC8280最小系统的设置硬复位配置字的状态转换方法,所述实现状态转换方法的状态机包括:等待状态、空闲状态、第一字节状态、第二字节状态、第三字节状态、无效地址状态和第四字节状态,通过上述状态之间的有条件跳转进而实现硬复位配置字的设置。本发明的最小系统和状态转换方法适用于单板系统上。

    基于FPGA的高速串行接口
    17.
    发明授权

    公开(公告)号:CN102761396B

    公开(公告)日:2015-01-07

    申请号:CN201210266161.6

    申请日:2012-07-30

    Abstract: 基于FPGA的高速串行接口,属于通信领域,本发明为解决目前的FPGA与外界的接口不能满足日益发展的需求的问题。本发明包括收发器模块、收发器控制模块、RX_FIFO、TX_FIFO、分析模块、接收通道控制模块和发送通道控制模块,收发器模块由接收器和发送器组成,用于数据的串并转换;收发器控制模块:用于完成收发器模块的初始化和控制信号的生成、信号的编码与解码、FC底层协议的实现以及对RX_FIFO和TX_FIFO的读写控制;数据被分析模块:用于从RX_FIFO中读取数据,并对所述数据进行分析处理后通过接收通道控制模块发送给PFGA内部的模块;还用于将发送通道控制模块发送的有效数据写入TX_FIFO。

    基于FPGA的外扩DDR2的读写方法及基于FPGA的外扩DDR2颗粒存储器

    公开(公告)号:CN102789424B

    公开(公告)日:2014-12-10

    申请号:CN201210244513.8

    申请日:2012-07-16

    Abstract: 基于FPGA的外扩DDR2的读写方法及基于FPGA的外扩DDR2颗粒存储器,属于存储介质领域,本发明为解决现有DDR2数据存储技术不具有通用性的问题。本发明对于高速数据采集、高速通讯和数字信号处理中产生的大批量的数据,通过FPGA的处理和转换,存储在大容量的DDR2存储单元中,并在提出请求时读出。存储和读取的控制信号由FPGA中的DDR2控制逻辑完成,当外部器件或FPGA中其他逻辑模块提出读写请求时,DDR2控制逻辑将请求信号转换为DDR2颗粒的控制信号,并且将读写数据和地址进行相应的转换,与DDR2进行数据交换。硬件设计的核心部分为FPGA内部的逻辑设计,该部分采用Verilog语言实现。

    基于FPGA的可配置的时钟频率合成装置

    公开(公告)号:CN102882623B

    公开(公告)日:2014-11-19

    申请号:CN201210261705.X

    申请日:2012-07-26

    Abstract: 基于FPGA的可配置的时钟频率合成装置,属于收发器的发送时钟设计技术领域。它解决了使用普通晶振作为收发器的发送时钟源,会由于发送时钟信号抖动过大导致收发器不能正常产生恢复时钟信号,因而不能正确输出接收数据的问题。它的时钟发生单元的时钟信号输出端连接频率合成单元的时钟信号输入端,频率合成单元的控制信号输入端连接频率合成控制逻辑单元的控制信号输出端,频率合成单元的两对设定频率的差分时钟信号输出端与收发器的两对发送时钟信号输入端一一对应连接,频率合成控制逻辑单元内部的配置寄存器通过FPGA内部的其他逻辑单元或由上位机通过PCI接口进行21位数据配置,实现时钟频率合成。本发明适用于时钟频率的合成。

    基于VxWorks的光刻机双工件台控制系统的内存管理器及管理方法

    公开(公告)号:CN103389947A

    公开(公告)日:2013-11-13

    申请号:CN201310339761.5

    申请日:2013-08-06

    Abstract: 基于VxWorks的光刻机双工件台控制系统的内存管理器及管理方法,属于光刻机工作台控制系统的内存管理技术领域。本发明为了解决现有基于VxWorks的光刻机双工件台控制系统的内存管理方法由于会产生大量的碎片,而影响系统正常运行的问题。它包括:用于初始化光刻机双工件台控制系统内存的初始化装置;用于对光刻机双工件台控制系统内存进行分配的内存分配装置;用于对光刻机双工件台控制系统内存进行管理的内存释放装置。本发明用于管理光刻机双工件台控制系统的内存。

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