公开(公告)号：CN109709472B

公开(公告)日：2020-12-22

申请号：CN201910071657.X

申请日：2019-01-25

Applicant: 华北水利水电大学

Inventor： 段爱霞 ,  段美霞 ,  黄永志 ,  江勇 ,  白娟 ,  段艳玲 ,  杨阳蕊

IPC: G01R31/28

Abstract: 本发明公开了一种FPGA配置电路CFG的测试系统和测试方法，测试系统包括中央处理模块、交换机、程控数字电源、码型发生器和CFG测试PCB，CFG测试PCB上设有FPGA测试夹具组、JTAG下载模块、测试FPGA、配置芯片、参考时钟接口和电源接口，待测FPGA芯片设置在FPGA测试夹具组内，测试方法依次包括选定配置控制器、码型发生器向测试FPGA和待测FPGA芯片提供时钟信号、下载测试向量并输出测试bits、待测FPGA芯片下载测试bits进行测试、测试结果与测试信息进行关联并存储；本发明实现对FPGA配置电路CFG性能的全方面、高性能测试，且集成度高，灵活性高，使用方便，通过减少人工测试的干预，减少手动切换和操作的时间，大幅度提高FPGA芯片配置电路CFG的测试效率。

公开(公告)号：CN103944679A

公开(公告)日：2014-07-23

申请号：CN201410161476.3

申请日：2014-04-21

Applicant: 华北水利水电大学

Inventor： 段美霞 ,  张蕊 ,  陆桂明 ,  段爱霞 ,  黄永志

IPC: H04L1/00 ,  H04L12/931

Abstract: 本发明公开了一种基于VL的数据帧并发业务发生设备，其中，所述数据帧并发业务发生设备包括帧净荷数据寄存器、FPGA模块、MAC层接口电路，所述FPGA模块包括控制信息寄存器、帧序号硬件并发处理电路、SN序号发生电路、帧间隔并发处理模块、帧间隔控制模块、帧汇聚模块；所述FPGA模块首先读出帧控制信息和帧净荷数据，然后将SN序号发生电路生成的帧序号附加到数据帧帧尾形成完整的数据帧，完整的数据帧后通过帧间隔控制模块送到帧汇聚模块进行数据帧重排，最后送到MAC层接口电路进行数据帧的物理发送。在2048范围内的VL数据帧可以实现硬件的并发操作控制，每个VL数据帧均有自己的专属控制信息寄存器。

公开(公告)号：CN111366841B

公开(公告)日：2022-06-21

申请号：CN202010264339.8

申请日：2020-04-07

Applicant: 华北水利水电大学

Inventor： 段爱霞 ,  段美霞 ,  段艳玲 ,  黄永志 ,  江勇 ,  杨媚 ,  白娟 ,  姚淑霞

IPC: G01R31/317 ,  G01R31/3181 ,  G05B23/02

Abstract: 本发明的目的是提供一种FPGA可编程逻辑单元测试设备及使用方法，用于对FPGA芯片中的CLB进行功能和性能的全覆盖测试且实现测试系统的低成本、小型化，基于PCIE工控机平台，在工控机内部集成3U PCIE电源模块作为待测FPGA的CLB测试时候的可控电源用于电源方面参数测试；3U PCIE示波器模块测试CLB交直流模拟参数；在CLB测试板载硬件平台上的激励FPGA内部集成误码测试模块以满足CLB功能测试需求；利用激励FPGA内部的时钟模块产生可变时钟，满足CLB测试时对参考时钟的需求从而完成对FPGA上CLB的全功能、全性能测试，实现测试的低成本、小型化。

公开(公告)号：CN111398795A

公开(公告)日：2020-07-10

申请号：CN202010264035.1

申请日：2020-04-07

Applicant: 华北水利水电大学

Inventor： 段美霞 ,  段爱霞 ,  杨媚 ,  江勇 ,  段艳玲 ,  黄永志 ,  姚淑霞 ,  白娟

IPC: G01R31/317

Abstract: 本发明的目的是提供一种FPGA内部DSP单元测试设备及使用方法，用于对FPGA芯片内部的DSP单元进行功能、性能的全覆盖测试且实现测试系统的低成本、小型化，基于PXI工控机平台，在工控机内部集成3U PXI可编程码型发生器模块作为时钟源，3U PXI电源模块作为FPGA内部数字信号处理单元电路DSP测试时候的可控电源，3U PXI示波器模块测试DSP交直流模拟参数，自行研发的低成本FPGADSP电路测试PCB硬件平台，在PXI工控机中，基于PXI总线实现测试模块，测试PCB硬件平台间的通信，基于LABVIEW软件环境，设计集成DSP电路测试软件实现DSP的全功能全性能测试，实现测试的低成本、小型化。

公开(公告)号：CN111338326A

公开(公告)日：2020-06-26

申请号：CN202010263048.7

申请日：2020-04-07

Applicant: 华北水利水电大学

Inventor： 段爱霞 ,  段美霞 ,  段艳玲 ,  杨媚 ,  江勇 ,  黄永志 ,  白娟 ,  姚淑霞 ,  杜爱国

IPC: G05B23/02

Abstract: 本发明公开了一种FPGA通用IO接口测试的设备和方法，包括工控机和测试硬件平台；所述的测试硬件平台包括电源模块电路、信号源模块电路、测试夹具、激励FPGA1，A/D采集模块电路、控制CPU、LAN接口电路和IO性能测试接口电路。本发明通过工控机作为系统上位机，同时通过下位机CPU控制信号源电路模块产生同源时钟系统时钟，激励FPGA1中的并行配置控制器加载待测试FPGA2测试用例，激励FPGA1中的测试向量随待测试FPGA2测试用例而变化，从而实现FPGA芯片通用IO接口研制和筛选抽测阶段的一种全功能，关键性能参数测试，低成本且有效的测试。

公开(公告)号：CN210297734U

公开(公告)日：2020-04-10

申请号：CN201921777539.2

申请日：2019-10-22

Applicant: 华北水利水电大学

Inventor： 段美霞 ,  段艳玲 ,  江勇 ,  杨媚 ,  段爱霞 ,  黄永志

IPC: H04L12/26

Abstract: 本实用新型公开了一种多端口通信链路测试仪，包括显示屏、测试模块以及指示单元，所述测试模块包括CPU、FPGA、2M接口芯片，网络接口芯片、MAXIM多协议电平接口芯片、网络接口插座、高密度80PIN插座，所述FPGA分别与CPU、2M接口芯片，网络接口芯片、MAXIM多协议电平接口芯片通信连接，所述网络接口芯片的网络接口与网络接口插座连接，所述2M接口芯片以及MAXIM多协议电平接口芯片的各接口均与高密度80PIN插座连接。本实用新型通过设置80PIN接口插座将低速链路接口集中在一起，可以避免多种接口并存时体积过大的问题，另外通过设置发光二极管和数码管分别表示链路状态和测试仪异常原因，可以避免程序跑飞或者显示屏故障时无法读取异常原因或者链路状态的问题。