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公开(公告)号：CN105653409B
公开(公告)日：2019-02-01
申请号：CN201510993646.9
申请日：2015-12-25
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22
Abstract: 本发明提供了一种基于数据类型转换的硬件仿真器验证数据提取系统，该系统包括SystemVerilog单元和SystemC单元两部分，其中，SystemVerilog单元接收从外部硬件仿真器输送来的输入，对输入数据进行检查后，将数据打包成数据包，之后发送给SystemC单元，SystemC单元将SystemVerilog中定义的六种数据类型按照一一对应的方式修改为SystemC中定义的六种数据类型，之后按照软件仿真器的仿真精度将数据包发送给软件仿真器，从而以比较高的效率将运行在硬件仿真器上的被测单元的运行结果提取出来，与运行在工作站上软件仿真器中的预先设定的结构进行对比，实现对被测单元运行结果的判定。这种方法具备数据包灵活、仿真速度快、软件仿真器接口灵活等多种优点。
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公开(公告)号：CN108535626A
公开(公告)日：2018-09-14
申请号：CN201711477725.X
申请日：2017-12-29
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/28
Abstract: 一种SOC单粒子测试的全自动测试装置，包括主机、SOC测试板和程控电源；所述SOC测试板包括flash、被测SOC芯片和上电复位电路；所述主机通过指令命令被测SOC芯片依次遍历被测SOC芯片内的存储区域或者模块，被测SOC芯片获得遍历结果后以固定周期发送给主机；主机接收并存储被测SOC芯片发送的遍历结果；同时主机监测并存储被测SOC芯片发送遍历结果的状态和程控电源的电流，主机还用于控制程控电源的断电和加电；主机利用被测SOC芯片发送的遍历结果和被测SOC芯片发送遍历结果的状态，然后采用统计方法完成被测SOC芯片的测试。同时本发明还包括一种SOC单粒子测试的全自动测试方法。
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公开(公告)号：CN105373444B
公开(公告)日：2018-07-06
申请号：CN201510828933.4
申请日：2015-11-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种8位宽外部存储器控制器EDAC校验码的生成方法，该方法首先生成对齐的可执行程序dat文件，根据dat文件和地址位宽计算存储器的最大地址，然后计算校验码的行数，当数据位与校验码的总容量小于等于存储器的容量时，开始计算校验码，并将原来dat文件中的数据和新生成的校验码写到输出文件中，其中原来的数据位从文件头开始顺序排放，校验码从文件尾开始倒序排放，中间部分补0。利用本发明方法，实现了存储器中数据位对应的校验码倒序存储，处理器在读取校验码时直接将所有地址线上的数值都置为1，从存储器的最末端倒序读取校验码，简单方便，且能够节省管脚数，减少内部逻辑单元，提高处理器性能。
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公开(公告)号：CN108171317A
公开(公告)日：2018-06-15
申请号：CN201711207259.3
申请日：2017-11-27
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明提供了一种基于SOC的数据复用卷积神经网络加速器，本方法提出对卷积神经网络的图像输入、权重参数以及偏置参数等输入数据进行分组，将大量的输入数据划分为可复用的块数据，并通过控制状态机实现复用数据块的读取。卷积神经网络参数量大、所需计算能力强，因此卷积神经网络加速器需要提供很大的数据带宽以及计算能力。本发明对大负载进行了可复用切分，并通过控制单元以及地址产生单元实现数据的复用，减小了卷积神经网络运算的延迟以及所需带宽，提高了运算效率。
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公开(公告)号：CN107682118A
公开(公告)日：2018-02-09
申请号：CN201710865378.1
申请日：2017-09-22
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H04L1/00 , H04L1/16 , H04L1/18 , H04L12/933
CPC classification number: H04L1/0061 , H04L1/0079 , H04L1/0088 , H04L1/1607 , H04L1/1809 , H04L49/109
Abstract: 本发明涉及一种基于双模冗余的NoC纠检错重传容错方法，源节点向目的节点发送数据包，数据包包括两个相同包头微片和若干个数据微片；中间节点接收数据包后，对包头微片进行双模冗余的纠检错重传，并将正确的包头微片及数据微片传输至下一节点；目标节点接收到包头微片及数据微片后，对所有微片进行纠检错重传。本发明利用数据包传输过程中重要性的不同，采用了纠检错重传容错和双模冗余容错，提高了NoC容错能力，能够有力的保证数据包传输的可靠性，同时兼顾了传输延时、功耗以及有效数据吞吐等性能。
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Patent Agency Ranking
公开(公告)号：CN105302226B
公开(公告)日：2018-01-16
申请号：CN201510728974.6
申请日：2015-10-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F1/08
Abstract: 一种基于APB总线的多功能模式定时器电路，本发明通过APB接口挂接在SoC电路内部APB总线上；定时器包括APB接口模块、可配置寄存器组、预分频器、计数器、捕获模块及控制单元。通过配置，定时器可分别工作在普通模式、捕获模式、快速PWM模式及相位与频率修正的PWM模式等四种模式下。定时器工作快速PWM模式及相位与频率修正的PWM模式时，采用了两个独立的匹配单元，可以进行独立的比较，输出两路频率相同而占空比不同的波形信号；定时器相关寄存器采用缓冲模式设计，保证了输出波形完整性和连续性。定时器在捕获模式下，可以对输入信号进行捕获，对输入信号进行了抑噪处理，小于4个系统时钟周期的电平抖动都将被滤除。
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公开(公告)号：CN104794087B
公开(公告)日：2017-10-03
申请号：CN201510164364.8
申请日：2015-04-09
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种多核处理器中处理单元接口电路，内部由慢速访问模式单元、流水访问模式单元、DMA访问模式单元、功能控制寄存器和多个逻辑判断电路组成，通过对功能控制寄存器的设置，将处理单元对总线的访问分为三种访问模式，分别为慢速访问模式、流水访问模式、DMA访问模式，其中，流水访问模式和DMA访问模式，实现了处理单元在执行访问操作时，不必等到前一次访问结束再开始下一次访问操作，而是可以连续访问，在多核处理器中，每次访问等待时间为几十到上百个时钟周期，本发明涉及的多核处理器中处理单元接口，能够实现连续访问，大幅度缩短处理单元访问时间，提高处理器性能。
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公开(公告)号：CN106847344A
公开(公告)日：2017-06-13
申请号：CN201611194032.5
申请日：2016-12-21
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C29/56
Abstract: 基于断言的存储器控制器接口时序参数化验证系统，涉及集成电路验证技术领域；其中，配置单元：将配置参数传输至断言文件库；控制单元：将控制参数传输至断言文件库；断言文件库：根据配置参数和控制参数的数值选择验证所需的断言文件；验证所需的断言文件：对接口信号时序和接口信号时序要求进行匹配，生成匹配信息，传输至检测单元；待验证存储器控制器：将接口信号时序传输至验证所需的断言文件；根据失败匹配信息对接口信号时序进行修改；检测单元：当检测到匹配失败信号时，将失败匹配信息传输至待验证存储器控制器；本发明提供基于断言的存储器控制器接口时序参数化验证系统，能够大量节省验证时间，降低工作难度，并提高验证的准确性。
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公开(公告)号：CN106789620A
公开(公告)日：2017-05-31
申请号：CN201611073258.X
申请日：2016-11-29
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H04L12/703 , H04L12/707 , H04L12/717 , H04L12/721 , H04L29/08
Abstract: 本发明公开了一种SpaceWire通信网路故障恢复方法和系统，其中，所述方法包括：当监测到SpaceWire通信网路中的某一通信节点主通信链路发生故障时，激活所述某一通信节点的备用通信链路；其中，所述某一通信节点与两个或两个以上的路由器冗余连接；根据所述某一通信节点的备用通信链路的链路信息，对SpaceWire通信网路进行动态优化重构，得到重构路由表；将所述重构路由表配置到路由器中，对SpaceWire通信网络进行故障恢复。通过本发明解决了SpaceWire网络在空间辐射下链路断开错误的故障恢复问题。
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公开(公告)号：CN104794087A
公开(公告)日：2015-07-22
申请号：CN201510164364.8
申请日：2015-04-09
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种多核处理器中处理单元接口电路，内部由慢速访问模式单元、流水访问模式单元、DMA访问模式单元、功能控制寄存器和多个逻辑判断电路组成，通过对功能控制寄存器的设置，将处理单元对总线的访问分为三种访问模式，分别为慢速访问模式、流水访问模式、DMA访问模式，其中，流水访问模式和DMA访问模式，实现了处理单元在执行访问操作时，不必等到前一次访问结束再开始下一次访问操作，而是可以连续访问，在多核处理器中，每次访问等待时间为几十到上百个时钟周期，本发明涉及的多核处理器中处理单元接口，能够实现连续访问，大幅度缩短处理单元访问时间，提高处理器性能。
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