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公开(公告)号:CN113014394B
公开(公告)日:2023-07-14
申请号:CN202110196745.X
申请日:2021-02-22
Applicant: 北京工业大学
Abstract: 本发明提供了一种基于联盟链的电子数据存证方法及系统,提出了基于分布式密钥生成协议的联盟链成员准入方法,底层联盟链不再依赖集中式CA节点,保证用户证书申请由用户独立完成,不需要第三方存证机构进行代理;提出了基于双密钥对机制和(t,n)门限加密算法的电子数据加解密方法,在确保用户所存证电子数据机密性的同时,保证司法机构可对电子数据真实性进行验证;提出了分散式的管理模式,避免了集中式管理模式带来的安全威胁。基于电子数据存证方法所实现的存证系统的系统架构,可分为用户层、应用层及数据层三层,包含注册登录、数据存证、数据核验、区块公示和个人中心五个模块。本发明能够保证电子数据存证安全可靠。
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公开(公告)号:CN112950656A
公开(公告)日:2021-06-11
申请号:CN202110253729.X
申请日:2021-03-09
Applicant: 北京工业大学
Abstract: 一种基于FPGA平台的按通道进行预读取数据的分块卷积方法属于基于硬件的神经网络的定制化优化加速领域。本发明利用FPGA的高灵活性,对整个计算过程进行定制化设计,以提高整个推断过程的计算速度。在数据预读取方面,将特征图进行分块,从而消除传统卷积过程中的各层之间的依赖性,并且以按通道读取的方式进行数据读取,减少缓存的占用;在卷积过程中,利用循环流水和循环展开来充分利用FPGA的大量计算资源,增加计算的并行力度。同时为了使得流水线的流水间隔为1,本发明把并行循环展开层调整到最内层循环中。此种方法充分利用了数据局部性,并降低了硬件所需数据带宽,提高了计算吞吐率。
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公开(公告)号:CN119250208A
公开(公告)日:2025-01-03
申请号:CN202411499607.9
申请日:2024-10-25
Applicant: 北京工业大学
Abstract: 基于Versal ACAP的高效Transformer模型推理加速器部署方法属于软硬件协同加速数值计算领域。首先对模型进行负载分析,同时根据硬件性能,确定各部分硬件需要承担的算子种类及规模;之后再为硬件配备数据发送器、数据接收器、以及非线性算子等模块;然后将这些模块在硬件中合理地部署和连接,完成流水线并行化,实现多头注意力阶段与前馈神经网络阶段的计算;最后将两阶段整合,实现整个编码器/解码器层的加速计算,从而加速上层模型的推理速度。实验证明,本发明有效提高了模型的吞吐量,降低了推理延迟,同时此加速器在批量推理方面具有巨大的优势,在降低模型推理成本以及提升模型推理速度方面具有广阔应用前景。
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公开(公告)号:CN118608568A
公开(公告)日:2024-09-06
申请号:CN202410813133.4
申请日:2024-06-24
Applicant: 北京工业大学
IPC: G06T7/246 , G06V10/764 , G06V10/74 , G06V10/40 , G06V40/20 , G06V10/80 , G06V10/82 , G06N3/0464
Abstract: 本发明提出了基于身份确认的值班人员睡岗离岗检测方法。本发明基于改进的YOLOv5目标检测模型,并结合基于OSnet特征匹配、DIoU检测框匹配、欧式距离的多目标追踪算法,实现值班室人员的ID跟踪和睡岗离岗判断,构建用于值班室值班人员的睡岗离岗检测模型,最终通过睡岗离岗检测模型实现对值班人员的身份确认和睡岗离岗实时检测;设计方案中通过对Yolov5模型和Strongsort网络的改进、以及和REID算法的联立应用,有效提高了睡岗检测的准确率和鲁棒性,实现了对值班室人员睡岗离岗的实时检测和具体身份信息输出,在提高工作安全和企业效益方面具有广阔应用前景。
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公开(公告)号:CN116386844A
公开(公告)日:2023-07-04
申请号:CN202310100246.5
申请日:2023-02-11
Applicant: 北京工业大学
Abstract: 本发明提出了基于联盟链的PSG数据共享激励方法,用于解决当前PSG数据在多医疗机构间流通和共享的机制缺失和安全隐患问题,包括:利用许可链技术建立PSG数据共享联盟链系统;数据提供方使用标签细粒度化的脱链存储技术维护原始数据,为共享提供信息的同时保证数据的所有权;建立基于数据价值和信誉评估的信用激励机制,促进各医疗机构上传高质量数据集,并诚实地参与全网共识;设计了一种使用智能合约自动执行的权限分级的基于属性的访问控制模型,保证数据访问过程的公开透明。本发明能够实现PSG数据的安全共享同时鼓励各医疗机构共同维护平台生态良性发展。
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公开(公告)号:CN112783473A
公开(公告)日:2021-05-11
申请号:CN202110071298.5
申请日:2021-01-20
Applicant: 北京工业大学
Abstract: 本发明提供了一种使用单个DSP单元并行计算6个4Bit和3Bit整形数据乘法运算方法,其特点是扩展了FPGA中DSP对低位宽乘法计算的支持,使得一个DSP能够同时计算6个4Bit和3Bit整形数据输入7Bit整形数据输出的乘法运算,充分发挥了低位宽计算优势,大幅度提高计算并行度,减少资源消耗,进而提升计算速度降低功耗。
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