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公开(公告)号：CN101072080A
公开(公告)日：2007-11-14
申请号：CN200710079535.2
申请日：2007-02-26
Applicant: 中兴通讯股份有限公司
Abstract: 本发明公开一种AU/VC并行接口处理装置，包括ADD侧接口模块和DROP侧接口模块，所述ADD侧接口模块经配置后可将2位格式输入数据流转换为8位格式输出数据流，将帧头指示输入信号转换为帧头指示输出信号，以及将C1J1/PL指示输入信号转换为C1J1指示输出信号和PL指示输出信号；所述DROP侧接口模块经配置后可按照输入时钟信号将8位格式输入数据流转换为2位格式输出数据流，根据分别C1J1指示输入信号和PL指示输入信号生成帧头指示输出信号，以及将C1J1指示输入信号和PL指示输入信号复用为C1J1/PL指示输出信号。采用本发明，能够大大减少AU/VC并行接口所需占用芯片的管脚数目，使得芯片设计更为容易实现。
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公开(公告)号：CN101808037B
公开(公告)日：2014-09-10
申请号：CN201010133658.1
申请日：2010-03-15
Applicant: 中兴通讯股份有限公司
IPC: H04L12/70
CPC classification number: H04L47/24
Abstract: 本发明提供一种交换网中流量管理的方法和装置，涉及数据通信领域；为解决现有技术中源交换接入模块无法及时收到发送优先级高的数据包的令牌的问题而发明。所述方法包括：在源交换接入模块向目的交换接入模块申请用于传输待发送数据包的令牌过程中，交换模块获取所述待发送数据包的发送优先级；所述交换模块根据所述待发送数据包的发送优先级，发送所述令牌申请过程中用于传输所述待发送数据包的令牌管理信息。本发明提供的技术方案可应用于流量传输领域。
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公开(公告)号：CN102118304B
公开(公告)日：2014-03-12
申请号：CN201010001602.0
申请日：2010-01-05
Applicant: 中兴通讯股份有限公司
IPC: H04L12/70
Abstract: 本发明公开了一种信元交换方法和装置，涉及数据通信技术，本发明实施例通过在每个输入端口增加fifo，缓存对应的输入端口所输入的信元，并将各个fifo中缓存的信元拆分为多个数据块写入共享缓存，再由输出端口通过不同的时隙读出信元，并输出，完成交换，由于增加了fifo对信元进行了缓存，进而可以使得各个不同端口需要对同一缓存进行读写时，各端口分别在不同的时隙进行读写，避免了冲突且容易调度。
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公开(公告)号：CN103379391A
公开(公告)日：2013-10-30
申请号：CN201210123384.7
申请日：2012-04-24
Applicant: 中兴通讯股份有限公司
IPC: H04Q11/00
Abstract: 本发明公开了一种OLT和通过该OLT进行信号处理的方法和装置，其中，该OLT，包括：处理器和至少两种类型的PON MAC芯片；其中，处理器与PON MAC芯片连接，用于确定OLT所在的无源光网络PON的网络类型，并向与网络类型对应的PON MAC芯片发送指示信号，其中，指示信号用于指示PON MAC芯片对通过OLT的数据帧进行处理。本发明解决了现有技术中由于一旦PON MAC芯片的类型确定则该OLT线卡的类型就确定，而导致的OLT设备技术类型的选择基本上取决于线卡的类型，而造成的灵活性较差、对系统设备的升级和维护较为复杂的技术问题，达到了提高OLT设备灵活性的技术效果。
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公开(公告)号：CN101072080B
公开(公告)日：2011-10-26
申请号：CN200710079535.2
申请日：2007-02-26
Applicant: 中兴通讯股份有限公司
Abstract: 本发明公开一种AU/VC并行接口处理装置，包括ADD侧接口模块和DROP接口模块，所述ADD侧接口模块经配置后可将2位格式输入数据流转换为8位格式输出数据流，将帧头指示输入信号转换为帧头指示输出信号，以及将C1J1/PL指示输入信号转换为C1J1指示输出信号和PL指示输出信号；所述DROP侧接口模块经配置后可按照输入时钟信号将8位格式输入数据流转换为2位格式输出数据流，根据分别C1J1指示输入信号和PL指示输入信号生成帧头指示输出信号，以及将C1J1指示输入信号和PL指示输入信号复用为C1J1/PL指示输出信号。采用本发明，能够大大减少AU/VC并行接口所需占用芯片的管脚数目，使得芯片设计更为容易实现。
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Patent Agency Ranking
公开(公告)号：CN101141826B
公开(公告)日：2010-09-29
申请号：CN200710138087.9
申请日：2007-08-08
Applicant: 中兴通讯股份有限公司
Abstract: 本发明公开了一种链路容量调整方案协议的实现方法，包括：步骤S102，通过处理模块实现对链路容量调整方案协议的描述，生成并下发链路容量调整方案控制包；步骤S104，硬件模块根据链路容量调整方案控制包，对虚级联组中的成员存储链路容量调整方案控制包；步骤S106，硬件模块根据存储的虚级联组中的成员的链路容量调整方案控制包解析控制命令并生成与净荷对应的序列标识；步骤S108，根据序列标识，将对应的净荷映射到同步数字体系帧结构的净荷区域；以及步骤S110，在帧结构中插入虚级联组中的成员的链路容量调整方案控制包。通过使用本发明，可以实现对链路容量调整方案协议的灵活改变，节约硬件逻辑资源，并且能够满足系统的要求。
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公开(公告)号：CN103546390B
公开(公告)日：2018-05-18
申请号：CN201210246793.6
申请日：2012-07-17
Applicant: 中兴通讯股份有限公司 , 深圳市中兴微电子技术有限公司
IPC: H04L12/861
Abstract: 本发明公开了一种定长包加权公平排队调度方法及装置，本方法中，在计数器的当前计数时刻下完成调度链表的任务调度后，分别计算各非空调度链表中大于所述当前计数时刻方向上距离当前计数值最近的待调度计数值，将计算出的待调度计数值中距离所述当前计数值最近的一个作为下一计数值。本方案采用了一种最小差距算法替代原专利中的计数器累加算法，克服计数器累加算法迭代次数过多的问题，使计数器累加算法适应高速的调度要求。
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公开(公告)号：CN101783763B
公开(公告)日：2012-06-06
申请号：CN200910005402.X
申请日：2009-01-16
Applicant: 中兴通讯股份有限公司
IPC: H04L12/56
Abstract: 本发明提供了一种防拥塞的处理方法及系统，其中，防拥塞处理方法包括：输入端将待发送的各队列的大小信息发送给相应的输出端；输入端分别接收并保存来自各输出端的队列信息，其中，队列信息中包括输出端的端口信息、队列大小信息，队列大小信息指示输出端的各队列大小的总和；根据队列信息和预定规则，输入端对接收的待入队的报文进行处理。通过本发明，能够提前缓解输出端的报文拥塞的情况，进而可以避免输出端错误的处理报文的问题。
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公开(公告)号：CN101072081B
公开(公告)日：2010-12-01
申请号：CN200710079536.7
申请日：2007-02-26
Applicant: 中兴通讯股份有限公司
Abstract: 本发明公开一种AU/VC并行接口处理装置，包括ADD侧接口模块和DROP接口模块，ADD侧接口模块经配置后可将4位格式输入数据流转换为8位格式输出数据流，将帧头指示输入信号转换为ADD侧帧头指示输出信号，以及将ADD侧C1J1指示输入信号和ADD侧PL指示输入信号分别转换为C1J1指示输出信号和PL指示输出信号；DROP侧接口模块经配置后可将8位格式输入数据流转换为4位格式输出数据流，将根据DROP侧C1J1指示输入信号和DROP侧PL指示输入信号生成DROP侧帧头指示输出信号，以及将DROP侧C1J1指示输入信号和DROP侧PL指示输入信号分别转换为DROP侧C1J1指示输出信号和DROP侧PL指示输出信号。采用本发明能够较大减少AU/VC并行接口所需占用芯片的管脚数目，使得芯片设计更为容易实现。
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公开(公告)号：CN101621478A
公开(公告)日：2010-01-06
申请号：CN200910164068.2
申请日：2009-08-07
Applicant: 中兴通讯股份有限公司
IPC: H04L12/56
CPC classification number: H04L47/6225 , H04L47/623 , H04L47/6295
Abstract: 本发明实施例公开了一种队列调度的方法及装置，该方法包括：用第一循环链表对一个或多个队列进行索引；通过第一循环链表的首指针分别访问一个或多个队列，并将各个队列的权重中间值减去队列中队首的待调度单位的值；当第一循环链表中的一个队列的权重中间值小于队列中队首的待调度单位时，将队列从第一循环链表中删除并将权重中间值更新为设定的权重值与剩余权重中间值之和；将第一循环链表中删除的队列用第二循环链表进行挂接。本发明实现了支持任意队列数目的调度，在不改变硬件实现逻辑核心的情况下支持队列数目的扩容。
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