-
公开(公告)号：CN104320194A
公开(公告)日：2015-01-28
申请号：CN201410522256.9
申请日：2014-09-30
Applicant: 东南大学
Abstract: 本发明提供了一种并行光互联实现装置，在并行光互联装置(10)中，线路输入端(18)为该装置的输入端口，该线路输入端(18)与自动功率控制器(15)的输入端相连接，自动功率控制器(15)的输出端分别接第一输出驱动器(14)和第二输出驱动器(16)的输入端；配置端口(11)接系统控制器(12)的输入端，系统控制器(12)的输出端接电源开关(13)的控制端，电源开关(13)的输出端分别接第一输出驱动器(14)和第二输出驱动器(16)的输入端，第一输出驱动器(14)的输出端接第二输出端口(19)，第二输出驱动器(16)的输出端接第一输出端口(17)。可以根据业务数据动态调整种各通道发射功率，减少动态功耗。
-
公开(公告)号：CN104297590A
公开(公告)日：2015-01-21
申请号：CN201410519693.5
申请日：2014-09-30
Applicant: 东南大学
IPC: G01R31/00
Abstract: 本发明提供一种基于电信号并行测试装置，该并行测试装置中，预加重电路(102)的输入端接仪器输入端口(101)，预加重电路(102)的输出端接并行复制与切换开关(103)，并行复制与切换开关(103)的各输出端分别对应接多路输出电路(104)的第一路输出至第N路输出；上位机(107)与控制模块(106)连接，控制模块(106)的输出控制端接并行复制与切换开关(103)的控制端。通过操作人员在上位机的操作，自动切换测试仪器输出到哪个高速通道，也可以多通道同时输出，预加重电路保证其各通道信号完整性。本发明大大节约了测试成本，提供一种低成本测试方案。
-
公开(公告)号：CN1564491A
公开(公告)日：2005-01-12
申请号：CN200410014719.7
申请日：2004-04-22
Applicant: 东南大学
Abstract: 应用于光同步数字传送系统的并行帧对齐电路是一种用于高速率光同步数字传送系统中并行帧同步系统的帧对齐装置，其中第一D触发器的输出端接异或门的另一个输入端，异或门的输出端接第二D触发器的输入端，第二D触发器的输出端分别接第四D触发器和比较电路单元的输入端，比较电路单元的输出端接计数器单元，计数器单元的输出端接与门，与门的输出端和电路的启动信号分别接或门的输入端，或门的输出端接第三D触发器的“EN”端，第三D触发器的输出端接第四D触发器的“EN”端，第四D触发器的输出端分别接二分查找单元、通道选择单元的“D63－DO0”端，二分查找单元与通道选择单元的对应端相接。
-
公开(公告)号：CN112653469B
公开(公告)日：2023-08-01
申请号：CN202011484394.4
申请日：2020-12-16
Applicant: 东南大学
Abstract: 本发明公开了一种混合型SAR‑ADC电路及模数转换方法，属于逐次逼近型模数转换器电路技术领域，包括栅压自举开关、电荷分配型数模转换器模块、电压域插值模块、时间域插值比较器模块、逻辑控制电路和冗余校正模块。本发明在传统SAR‑ADC的基础上使用时间域插值技术将比较器的数量减小至一半，降低了面积及功耗；使用额外的冗余位电容及数字校正技术使每次转换可以容忍模拟电路所带来的正负0.5LSB的失调；利用电压域插值技术实现每次转换输出4bit，每采样一次进行4次转换，最终输出12bit，极大的提升了SAR‑ADC的速率。
-
公开(公告)号：CN109361390B
公开(公告)日：2022-06-21
申请号：CN201811090115.9
申请日：2018-09-18
Applicant: 东南大学
Abstract: 本发明提供了用于时间交织ADC通道间采样时间误差校正模块，包括参考通道单元、误差检测单元和延时线单元；并提供了相应的校正方法，在误差检测单元的M个单通道之间并行执行校正方法。本发明能够以适度的硬件代价和较低的硬件复杂度完成任意通道数的时间交织ADC的采样时间误差的检测和校准，其校准精度高，且对于高频模拟信号可以有更高的校准精度和更短的校正时间。校正方法的算法原理简单，易于实现，降低了电路设计的复杂度和硬件消耗。
-
Patent Agency Ranking
公开(公告)号：CN112653469A
公开(公告)日：2021-04-13
申请号：CN202011484394.4
申请日：2020-12-16
Applicant: 东南大学
Abstract: 本发明公开了一种混合型SAR‑ADC电路及模数转换方法，属于逐次逼近型模数转换器电路技术领域，包括栅压自举开关、电荷分配型数模转换器模块、电压域插值模块、时间域插值比较器模块、逻辑控制电路和冗余校正模块。本发明在传统SAR‑ADC的基础上使用时间域插值技术将比较器的数量减小至一半，降低了面积及功耗；使用额外的冗余位电容及数字校正技术使每次转换可以容忍模拟电路所带来的正负0.5LSB的失调；利用电压域插值技术实现每次转换输出4bit，每采样一次进行4次转换，最终输出12bit，极大的提升了SAR‑ADC的速率。
-
公开(公告)号：CN112564696A
公开(公告)日：2021-03-26
申请号：CN202011489549.3
申请日：2020-12-16
Applicant: 东南大学
IPC: H03L7/085
Abstract: 本发明公开了一种用于延迟锁相环的鉴频鉴相器，包括充电模块、放电模块、时钟模块；充电模块的输入端接有DLL环路参考时钟CLK_REF、数字控制信号RST，输出端为高电平脉冲UP、低电平脉冲UPN；放电模块的输入端接有DLL环路反馈时钟CLK_FB、数字控制信号RST，输出端为高电平脉冲DOWN、低电平脉冲DOWNN；时钟模块的输入端分别接入DLL环路参考时钟CLK_REF、DLL环路反馈时钟CLK_FB，输出端第一反相时钟REF_N、第一正相时钟REF_P分别与充电模块相连，第二反相时钟FB_N、第二正相时钟FB_P分别与放电模块相连。本发明实现了对延迟一个周期的延迟锁相环完成了鉴相。
-
公开(公告)号：CN112600557A
公开(公告)日：2021-04-02
申请号：CN202011487395.4
申请日：2020-12-16
Applicant: 东南大学
IPC: H03M1/10
Abstract: 本发明提供了一种流水线ADC数字域增益校准方法，该方法由流水线高级向低级依次校准，每一级校准首先将该级流水级的输入(Vin)从低到高依次选通所有比较器的阈值电平，每一次选通期间，使用数据选择器将阈值电平对应的两个相邻数字码作为DAC的输入，在DAC输入两种不同数字码的情况下比较该级和后级的总数字输出即可得到理想增益和实际增益的误差。再将所有选通期间的误差送入累加器，得到需要校正的误差平均值，最终通过可编程反馈电容的方式来调整MDAC电路的级间增益，从而减小。本发明针对流水线的极间增益误差，实现了使用数字域判断平均增益误差的功能。采用带可编程反馈电容阵列的开关电容电路，实现了减小平均增益误差的功能。
-
公开(公告)号：CN109361390A
公开(公告)日：2019-02-19
申请号：CN201811090115.9
申请日：2018-09-18
Applicant: 东南大学
Abstract: 本发明提供了用于时间交织ADC通道间采样时间误差校正模块，包括参考通道单元、误差检测单元和延时线单元；并提供了相应的校正方法，在误差检测单元的M个单通道之间并行执行校正方法。本发明能够以适度的硬件代价和较低的硬件复杂度完成任意通道数的时间交织ADC的采样时间误差的检测和校准，其校准精度高，且对于高频模拟信号可以有更高的校准精度和更短的校正时间。校正方法的算法原理简单，易于实现，降低了电路设计的复杂度和硬件消耗。
-
公开(公告)号：CN104301034A
公开(公告)日：2015-01-21
申请号：CN201410519491.0
申请日：2014-09-30
Applicant: 东南大学
Inventor： 苗澎
IPC: H04B10/07
Abstract: 本发明提供了一种基于光信号并行测试装置。该并行测试设备包括仪器输入端口(101)、预加重电路(102)、并行复制与切换开关(103)、多路输出电路(104)、电源模块(105)、控制模块(106)、上位机(107)、电光转换模块(108)；其中，预加重电路(102)的输入端接仪器输入端口(101)，预加重电路(102)的输出端接并行复制与切换开关(103)的输入端，并行复制与切换开关(103)的各输出端分别接对应的电光转换模块(108)，各电光转换模块(108)输出端分别为多路输出电路(104)的第一路至第N路输出；上位机(107)与控制模块(106)相连接，控制模块(106)的输出端接并行复制与切换开关(103)的控制端。本发明大大节约了测试成本，提供一种低成本测试方案。
-
-
-
-
-
-
-
-
-
Search Results
25
records
(took 0.014 seconds)
