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公开(公告)号：CN104267928B
公开(公告)日：2018-01-26
申请号：CN201410482537.6
申请日：2014-09-19
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/30
CPC classification number: G06F9/3001 , G06F8/654 , G06F9/30181 , G06F15/7892 , G06F17/5054
Abstract: 本发明提供一种微处理器及用于微处理器的动态重设方法。该微处理器包括：多个动态重设功能性单元；一指纹；一指纹单元，其中当该多个动态重设功能单元依据一第一配置设定以执行多个指令时，该指纹单元依据一数学运算以累计关于该多个指令的一指令信息，藉以产生一结果；以及一重设单元，用以依据一第二配置设定重设该多个动态重设功能单元以执行该多个指令，藉以回应该结果与该指纹相符。
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公开(公告)号：CN104572497A
公开(公告)日：2015-04-29
申请号：CN201410679363.2
申请日：2014-11-24
Applicant: 上海兆芯集成电路有限公司
IPC: G06F12/08
CPC classification number: G06F12/0891 , G06F1/3243 , G06F9/50 , G06F12/0842 , G06F12/0864 , G06F12/0893 , G06F2212/6082 , Y02D10/152 , Y02D50/20
Abstract: 一种微处理器包括高速缓存存储器和控制模块。所述控制模块使得高速缓存的尺寸变为零，并且随后使得高速缓存的尺寸在零和高速缓存的全尺寸之间，在使得所述尺寸在零和全尺寸之间之后，对从高速缓存逐出的数量进行计数，以及当逐出的数量达到逐出的预定数量时，增加所述尺寸。替代地，微处理器包括：多个核，其每个都具有第一高速缓存存储器；由核共享的第二高速缓存存储器；以及控制模块。所述控制模块使得所有的核睡眠，并且使得第二高速缓存的尺寸变为零，并且接收唤醒所述核中的一个的命令。所述控制模块在接收所述命令之后，对从唤醒的核的第一高速缓存逐出的数量进行计数，并且当逐出的数量达到逐出的预定数量时，使得所述第二高速缓存的尺寸变为非零。
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Patent Agency Ranking
公开(公告)号：CN104575610B
公开(公告)日：2018-11-09
申请号：CN201410667554.7
申请日：2014-11-20
Applicant: 上海兆芯集成电路有限公司
Abstract: 提供了一种包括熔丝阵列和存储器的装置。熔丝阵列被布置在管芯上，并且被利用用于多个核心的压缩的配置数据来编程。存储器被耦合到所述多个核心，并且包括多个子存储器，多个子存储器的每个对应于所述多个核心中的每一个，其中，所述多个核心中的一个在供电/重置之后访问所述半导体熔丝阵列，并且读取和解压所述压缩的配置数据，并且被配置为在多个子存储器中存储用于所述多个核心的每一个内的一个或者多个高速缓存存储器的多个解压的配置数据集合，并且其中，在功率选通事件之后，多个核心的每一个中的一个接续地访问多个子存储器中的每一个中的相应的一个，以检索和采用解压的配置数据集合，从而初始化高速缓存存储器。
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公开(公告)号：CN104572335B
公开(公告)日：2018-09-14
申请号：CN201410670832.4
申请日：2014-11-20
Applicant: 上海兆芯集成电路有限公司
Abstract: 提供了一种包括熔丝阵列和存储器的装置。熔丝阵列利用用于多个核心的压缩的配置数据来编程。存储器被耦合到所述多个核心，并且包括多个子存储器，多个子存储器的每个对应于所述多个核心中的每一个，其中，所述多个核心中的一个在供电/重置之后访问所述半导体熔丝阵列，并且读取和解压所述压缩的配置数据，并且被配置为在多个子存储器中存储用于所述多个核心的每一个内的一个或者多个高速缓存存储器的多个解压的配置数据集合。多个核心的每个具有睡眠逻辑。睡眠逻辑被配置为接续地访问所述多个子存储器中的每一个中的相应的一个，以检索和采用解压的配置数据集合，从而在功率选通事件之后初始化所述一个或者多个高速缓存存储器。
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公开(公告)号：CN104572500B
公开(公告)日：2018-08-07
申请号：CN201510004441.3
申请日：2014-11-24
Applicant: 上海兆芯集成电路有限公司
IPC: G06F12/0893 , G06F9/50 , G06F12/0891 , G06F12/0842 , G06F12/0864 , G06F1/32
CPC classification number: G06F12/0891 , G06F1/3243 , G06F9/50 , G06F12/0842 , G06F12/0864 , G06F12/0893 , G06F2212/6082 , Y02D10/152 , Y02D50/20
Abstract: 本发明提供种微处理器及其性能和功率消耗的管理方法。所述微处理器包括:多个处理核,每个处理核包括第高速缓存存储器;第二高速缓存存储器,其通过多个处理核来共享;以及控制模块,其被配置为:使得所有的多个处理核睡眠,并且使得第二高速缓存存储器的尺寸变为零;接收唤醒所述核中的个的命令;在接收所述命令之后,对从所述核的个的第高速缓存存储器逐出的数量进行计数;以及当逐出的数量达到逐出的预定数量时,使得所述第二高速缓存存储器的尺寸变为非零。
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公开(公告)号：CN104183270B
公开(公告)日：2017-08-25
申请号：CN201410396074.1
申请日：2014-08-13
Applicant: 上海兆芯集成电路有限公司
Abstract: 一种配置数据的处理装置及方法。该处理装置用以提供配置数据给一微处理器，并包括一保险丝阵列组以及至少一内核。保险丝阵列组设置在一晶粒上，并包括一第一保险丝阵列以及一第二保险丝阵列。内核设置在晶粒上，耦接保险丝阵列组，并包括一阵列控制，用以存取第一及第二保险丝阵列，并根据一配置数据寄存器的内容，处理第一保险丝阵列的一第一状态及第二保险丝阵列的一第二状态。
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公开(公告)号：CN104572500A
公开(公告)日：2015-04-29
申请号：CN201510004441.3
申请日：2014-11-24
Applicant: 上海兆芯集成电路有限公司
IPC: G06F12/08
CPC classification number: G06F12/0891 , G06F1/3243 , G06F9/50 , G06F12/0842 , G06F12/0864 , G06F12/0893 , G06F2212/6082 , Y02D10/152 , Y02D50/20
Abstract: 本发明提供一种微处理器及其性能和功率消耗的管理方法。所述微处理器包括：多个处理核，每个处理核包括第一高速缓存存储器；第二高速缓存存储器，其通过多个处理核来共享；以及控制模块，其被配置为：使得所有的多个处理核睡眠，并且使得第二高速缓存存储器的尺寸变为零；接收唤醒所述核中的一个的命令；在接收所述命令之后，对从所述核的一个的第一高速缓存存储器逐出的数量进行计数；以及当逐出的数量达到逐出的预定数量时，使得所述第二高速缓存存储器的尺寸变为非零。
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