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公开(公告)号：CN105849812B
公开(公告)日：2019-02-12
申请号：CN201480062553.8
申请日：2014-12-12
Applicant: 上海兆芯集成电路有限公司
IPC: G11C17/00
Abstract: 提供了一种包括设备编程器和多个核心的装置。设备编程器利用压缩的数据来编程熔丝阵列。多个核心中的每一个在上电/重置之后访问熔丝阵列，以读取和解压缩压缩的数据，并且在耦合到多个核心中的每一个的存储装置中存储用于在多个核心中的每一个内的一个或者多个高速缓存存储器的解压缩的数据集合。多个核心中的每一个具有重置逻辑和睡眠逻辑。重置逻辑在上电/重置之后采用解压缩的数据集合来初始化一个或者多个高速缓存存储器。睡眠逻辑在功率选通事件之后确定功率被恢复，并且随后访问存储装置以检索和采用解压缩的数据集合，来在功率选通事件之后初始化一个或者多个高速缓存。
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公开(公告)号：CN105849813B
公开(公告)日：2018-11-09
申请号：CN201480062554.2
申请日：2014-12-12
Applicant: 上海兆芯集成电路有限公司
Abstract: 一种装置包括设备编程器(310)、存储装置(1130)和多个核心(332；1101)。设备编程器(310)利用用于布置在管芯(330)上的多个核心(332；1101)的压缩的配置数据来对半导体熔丝阵列(336)进行编程。存储装置(1130)具有每个对应于多个核心中的每一个核心(1101)的多个子存储装置(1131；1132；1133；1134)，其中多个核心中的一个(1101)被配置为在上电/重置之后访问半导体熔丝阵列(336)以进行读取并对配置数据进行解压缩，并且将用于多个核心中的每一个核心(1101)内的一个或多个高速缓存存储器(1102)的多个解压缩的配置数据集合存储在多个子存储装置(1131；1132；1133；1134)中。多个核心每一个都具有睡眠逻辑(1106)，睡眠逻辑(1106)被配置为在功率选通事件之后随后访问多个子存储装置(1131；1132；1133；1134)中的每一个的相应子存储装置，以检索和采用解压缩的配置数据集合来初始化一个或者多个高速缓存(1102)。
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公开(公告)号：CN104575610A
公开(公告)日：2015-04-29
申请号：CN201410667554.7
申请日：2014-11-20
Applicant: 上海兆芯集成电路有限公司
CPC classification number: G06F12/0844 , G06F9/4418 , G06F2212/601 , G11C17/16 , G11C17/18 , G11C2029/4402
Abstract: 提供了一种包括熔丝阵列和存储器的装置。熔丝阵列被布置在管芯上，并且被利用用于多个核心的压缩的配置数据来编程。存储器被耦合到所述多个核心，并且包括多个子存储器，多个子存储器的每个对应于所述多个核心中的每一个，其中，所述多个核心中的一个在供电/重置之后访问所述半导体熔丝阵列，并且读取和解压所述压缩的配置数据，并且被配置为在多个子存储器中存储用于所述多个核心的每一个内的一个或者多个高速缓存存储器的多个解压的配置数据集合，并且其中，在功率选通事件之后，多个核心的每一个中的一个接续地访问多个子存储器中的每一个中的相应的一个，以检索和采用解压的配置数据集合，从而初始化高速缓存存储器。
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公开(公告)号：CN104572497B
公开(公告)日：2018-09-25
申请号：CN201410679363.2
申请日：2014-11-24
Applicant: 上海兆芯集成电路有限公司
IPC: G06F12/0806 , G06F1/32
Abstract: 一种微处理器包括高速缓存存储器和控制模块。所述控制模块使得高速缓存的尺寸变为零，并且随后使得高速缓存的尺寸在零和高速缓存的全尺寸之间，在使得所述尺寸在零和全尺寸之间之后，对从高速缓存逐出的数量进行计数，以及当逐出的数量达到逐出的预定数量时，增加所述尺寸。替代地，微处理器包括：多个核，其每个都具有第一高速缓存存储器；由核共享的第二高速缓存存储器；以及控制模块。所述控制模块使得所有的核睡眠，并且使得第二高速缓存的尺寸变为零，并且接收唤醒所述核中的一个的命令。所述控制模块在接收所述命令之后，对从唤醒的核的第一高速缓存逐出的数量进行计数，并且当逐出的数量达到逐出的预定数量时，使得所述第二高速缓存的尺寸变为非零。
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公开(公告)号：CN104570830A
公开(公告)日：2015-04-29
申请号：CN201410667588.6
申请日：2014-11-20
Applicant: 上海兆芯集成电路有限公司
IPC: G05B19/042
CPC classification number: G06F12/0844 , G06F9/4403 , G06F9/4418 , G06F12/0638 , G06F12/0875 , G06F15/177 , G06F2212/401 , G06F2212/601 , G11C7/20 , G11C17/16 , G05B19/0423
Abstract: 向集成电路提供配置数据的装置及方法。该装置包括：布置在管芯上的半导体熔丝阵列，向其中编程压缩的配置数据；布置在管芯上的存储装置，配置为存储和访问解压缩的配置数据集合；及布置在管芯上的多个内核，被配置为在供电/重置之后访问半导体熔丝阵列以对压缩的配置数据读取和解压缩，并在存储装置中存储用于内核的高速缓存存储器的解压缩的配置数据集合，每一个内核包括：重置逻辑，配置为采用解压缩的配置数据集合，以在供电/重置之后初始化高速缓存存储器；及睡眠逻辑，配置为确定在功率选通事件之后恢复功率，并配置为随后访问存储装置，以检索和采用解压缩的配置数据集合，来在功率选通事件之后初始化高速缓存存储器。
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Patent Agency Ranking
公开(公告)号：CN104538059A
公开(公告)日：2015-04-22
申请号：CN201410667236.0
申请日：2014-11-20
Applicant: 上海兆芯集成电路有限公司
CPC classification number: G06F12/0893 , G06F1/3275 , G06F8/66 , G06F9/4403 , G06F12/0811 , G06F12/12 , G06F15/177 , G06F2212/222 , G06F2212/283 , G06F2212/601 , G11C7/20 , G11C17/16 , G11C17/18 , G11C2029/4402
Abstract: 提供了一种包括熔丝阵列和多个核心的装置。熔丝阵列利用压缩的数据来编程。多个核心中的每一个在上电/重置之后访问熔丝阵列，以读取和解压缩压缩的数据，并且在耦合到多个核心中的每一个的存储装置中存储用于在多个核心中的每一个内的一个或者多个高速缓存存储器的解压缩的数据集合。多个核心中的每一个具有重置逻辑和睡眠逻辑。重置逻辑采用解压缩的数据集合来在上电/重置之后初始化一个或者多个高速缓存存储器。睡眠逻辑确定在功率选通事件之后恢复功率，并且随后访问存储装置，以检索和采用解压缩的数据集合，来在功率选通事件之后初始化一个或者多个高速缓存存储器。
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公开(公告)号：CN104575610B
公开(公告)日：2018-11-09
申请号：CN201410667554.7
申请日：2014-11-20
Applicant: 上海兆芯集成电路有限公司
Abstract: 提供了一种包括熔丝阵列和存储器的装置。熔丝阵列被布置在管芯上，并且被利用用于多个核心的压缩的配置数据来编程。存储器被耦合到所述多个核心，并且包括多个子存储器，多个子存储器的每个对应于所述多个核心中的每一个，其中，所述多个核心中的一个在供电/重置之后访问所述半导体熔丝阵列，并且读取和解压所述压缩的配置数据，并且被配置为在多个子存储器中存储用于所述多个核心的每一个内的一个或者多个高速缓存存储器的多个解压的配置数据集合，并且其中，在功率选通事件之后，多个核心的每一个中的一个接续地访问多个子存储器中的每一个中的相应的一个，以检索和采用解压的配置数据集合，从而初始化高速缓存存储器。
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公开(公告)号：CN104572335B
公开(公告)日：2018-09-14
申请号：CN201410670832.4
申请日：2014-11-20
Applicant: 上海兆芯集成电路有限公司
Abstract: 提供了一种包括熔丝阵列和存储器的装置。熔丝阵列利用用于多个核心的压缩的配置数据来编程。存储器被耦合到所述多个核心，并且包括多个子存储器，多个子存储器的每个对应于所述多个核心中的每一个，其中，所述多个核心中的一个在供电/重置之后访问所述半导体熔丝阵列，并且读取和解压所述压缩的配置数据，并且被配置为在多个子存储器中存储用于所述多个核心的每一个内的一个或者多个高速缓存存储器的多个解压的配置数据集合。多个核心的每个具有睡眠逻辑。睡眠逻辑被配置为接续地访问所述多个子存储器中的每一个中的相应的一个，以检索和采用解压的配置数据集合，从而在功率选通事件之后初始化所述一个或者多个高速缓存存储器。
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公开(公告)号：CN104572500B
公开(公告)日：2018-08-07
申请号：CN201510004441.3
申请日：2014-11-24
Applicant: 上海兆芯集成电路有限公司
IPC: G06F12/0893 , G06F9/50 , G06F12/0891 , G06F12/0842 , G06F12/0864 , G06F1/32
CPC classification number: G06F12/0891 , G06F1/3243 , G06F9/50 , G06F12/0842 , G06F12/0864 , G06F12/0893 , G06F2212/6082 , Y02D10/152 , Y02D50/20
Abstract: 本发明提供种微处理器及其性能和功率消耗的管理方法。所述微处理器包括:多个处理核,每个处理核包括第高速缓存存储器;第二高速缓存存储器,其通过多个处理核来共享;以及控制模块,其被配置为:使得所有的多个处理核睡眠,并且使得第二高速缓存存储器的尺寸变为零;接收唤醒所述核中的个的命令;在接收所述命令之后,对从所述核的个的第高速缓存存储器逐出的数量进行计数;以及当逐出的数量达到逐出的预定数量时,使得所述第二高速缓存存储器的尺寸变为非零。
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公开(公告)号：CN104572500A
公开(公告)日：2015-04-29
申请号：CN201510004441.3
申请日：2014-11-24
Applicant: 上海兆芯集成电路有限公司
IPC: G06F12/08
CPC classification number: G06F12/0891 , G06F1/3243 , G06F9/50 , G06F12/0842 , G06F12/0864 , G06F12/0893 , G06F2212/6082 , Y02D10/152 , Y02D50/20
Abstract: 本发明提供一种微处理器及其性能和功率消耗的管理方法。所述微处理器包括：多个处理核，每个处理核包括第一高速缓存存储器；第二高速缓存存储器，其通过多个处理核来共享；以及控制模块，其被配置为：使得所有的多个处理核睡眠，并且使得第二高速缓存存储器的尺寸变为零；接收唤醒所述核中的一个的命令；在接收所述命令之后，对从所述核的一个的第一高速缓存存储器逐出的数量进行计数；以及当逐出的数量达到逐出的预定数量时，使得所述第二高速缓存存储器的尺寸变为非零。
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