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公开(公告)号：CN105468336A
公开(公告)日：2016-04-06
申请号：CN201510929810.X
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
CPC classification number: G06F9/3838 , G06F9/30 , G06F9/30043 , G06F9/3855 , G06F9/5011 , G06F2209/507 , G06F9/3816 , G06F9/3869
Abstract: 用以改善在处理器中重新执行加载的装置与方法。一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指向多个非内核资源的其中一个的多个规定的加载微指令的其中一个，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的新微指令，且若第一加载微指令是规定的加载微指令，第二保留站缓存新微指令，直到第一加载微指令取得操作数。非内核资源包括经由联合测试工作群组接口，通过规定的加载微指令被程序化的随机存取存储器，当初始化时，乱序处理器存取随机存取存储器以决定规定的加载微指令。
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公开(公告)号：CN105573723B
公开(公告)日：2019-02-12
申请号：CN201510933073.0
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，以及若第一加载微指令是指示从规定的资源的其中一个而非从内核上的高速缓存上提取操作数的规定的加载微指令，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的一或多个新微指令，且若在保留总线上指示了第一加载微指令是规定的加载微指令，缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括输入/输出单元，用以经由对应输入/输出的总线，执行输入/输出操作。
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公开(公告)号：CN105549954B
公开(公告)日：2018-11-27
申请号：CN201510930176.1
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
Abstract: 用以改善在处理器中重新执行加载的装置与方法。一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若所述第一加载微指令是指向多个非内核资源的其中一个的多个规定的加载微指令的其中一个，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一加载微指令派送后的第一数量的时钟周期之后，派送和第一加载微指令相依的一或多个新的微指令以进行执行，且若在保留总线上指示了，第一加载微指令是多个规定的加载微指令的其中一个，第二保留站缓存一或多个新微指令的派送，直到第一加载微指令取得操作数。非内核资源包括经由控制总线耦接至处理器的控制元件。
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公开(公告)号：CN105849813B
公开(公告)日：2018-11-09
申请号：CN201480062554.2
申请日：2014-12-12
Applicant: 上海兆芯集成电路有限公司
Abstract: 一种装置包括设备编程器(310)、存储装置(1130)和多个核心(332；1101)。设备编程器(310)利用用于布置在管芯(330)上的多个核心(332；1101)的压缩的配置数据来对半导体熔丝阵列(336)进行编程。存储装置(1130)具有每个对应于多个核心中的每一个核心(1101)的多个子存储装置(1131；1132；1133；1134)，其中多个核心中的一个(1101)被配置为在上电/重置之后访问半导体熔丝阵列(336)以进行读取并对配置数据进行解压缩，并且将用于多个核心中的每一个核心(1101)内的一个或多个高速缓存存储器(1102)的多个解压缩的配置数据集合存储在多个子存储装置(1131；1132；1133；1134)中。多个核心每一个都具有睡眠逻辑(1106)，睡眠逻辑(1106)被配置为在功率选通事件之后随后访问多个子存储装置(1131；1132；1133；1134)中的每一个的相应子存储装置，以检索和采用解压缩的配置数据集合来初始化一个或者多个高速缓存(1102)。
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公开(公告)号：CN105573722B
公开(公告)日：2018-10-16
申请号：CN201510932667.X
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站用以派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个而非从内核上的高速缓存上提取操作数的规定的加载微指令，在保留总线进行检测和指示，其中规定的加载微指令要求至少一第一数量的时钟周期以提取所述操作数。第二保留站耦接至保留总线，且在第一加载微指令派送的第一数量的时钟周期后，派送和第一加载微指令相依的一或多个新微指令以进行执行，且若在保留总线上指示了，第一加载微指令是规定的加载微指令，缓存新微指令的派送，直到第一加载微指令取得操作数。
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Patent Agency Ranking
公开(公告)号：CN105549953A
公开(公告)日：2016-05-04
申请号：CN201510927460.3
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
CPC classification number: G06F1/3243 , G06F1/3203 , G06F1/3237 , G06F1/324 , G06F1/3296 , G06F9/226 , G06F9/30036 , G06F9/30043 , G06F9/30083 , G06F9/3836 , G06F9/3838 , G06F9/3861
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站用以派送第一加载微指令，以及若第一加载微指令是指示从规定的资源而非从内核上的高速缓存上提取操作数的规定的加载微指令，用以在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一加载微指令派送的第一数量的时钟周期后，用以派送和第一加载微指令相依的一或多个新微指令以进行执行，以及若在保留总线上指示了，第一加载微指令是规定的加载微指令，第二保留用以缓存一或多个新的微指令的派送，直到第一加载微指令取得操作数。
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公开(公告)号：CN105573786B
公开(公告)日：2020-06-09
申请号：CN201510930865.2
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/445
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个上提取操作数的规定的加载微指令，在保留总线进行检测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期后，派送和第一加载微指令相依的新微指令以进行执行，且若第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器，其中系统存储器包括一或多页表，用以存储虚拟地址和物理地址间的映射。
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公开(公告)号：CN105573720B
公开(公告)日：2019-03-12
申请号：CN201510927596.4
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
Abstract: 该装置包括第一保留站和第二保留站。第一保留站用以派送第一加载微指令，且若第一加载微指令是指示从规定的资源而非从内核上的高速缓存上提取操作数的规定的加载微指令，在保留总线进行检测和指示。第二保留站耦接至保留总线，在第一加载微指令被派送后的第一数量的时钟周期之后，用以派送和第一加载微指令相依的新微指令以进行执行，且若在保留总线上指示了第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括用以执行中断操作的高阶可编程中断控制器。
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公开(公告)号：CN105573714B
公开(公告)日：2019-03-12
申请号：CN201510930218.1
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/24
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站用以派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个而非从内核上的高速缓存上提取操作数的规定的加载微指令，在保留总线进行检测和指示，其中规定的加载微指令要求至少一第一数量的时钟周期以提取所述操作数。第二保留站耦接至保留总线，且在第一加载微指令派送的第一数量的时钟周期后，派送和第一加载微指令相依的一或多个新微指令以进行执行，且若在保留总线上指示了，第一加载微指令是规定的加载微指令，缓存新微指令的派送，直到第一加载微指令取得操作数。
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公开(公告)号：CN105573721B
公开(公告)日：2019-03-01
申请号：CN201510930120.6
申请日：2015-12-14
Applicant: 上海兆芯集成电路有限公司
IPC: G06F9/38
Abstract: 用以改善在处理器中重新执行加载的装置与方法。该装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是多个规定的加载微指令的其中一个，在总线进行检测和指示。第二保留站在第一加载微指令派送后的第一数量的时钟周期后，派送和第一加载微指令相依的新微指令以进行执行，且若在总线上指示了，第一加载微指令是多个规定的加载微指令的其中一个，第二保留站缓存一或多个新微指令的派送，直到第一加载微指令取得操作数。非内核资源包括熔丝阵列以存储对应乱序处理器的规定的加载微指令，且在初始化时，乱序处理器存取熔丝阵列以决定规定的加载微指令。
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