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公开(公告)号：CN108074977A
公开(公告)日：2018-05-25
申请号：CN201711107493.9
申请日：2017-11-10
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L21/331
CPC classification number: H01L29/0638 , H01L21/047 , H01L29/0623 , H01L29/0696 , H01L29/0834 , H01L29/1095 , H01L29/66068 , H01L29/7397
Abstract: 本发明提供以兼顾泄漏电流抑制和SCSOA的方式改善后的半导体装置及其制造方法。半导体装置(20)具备：漂移层(1)，其由第一导电型的半导体材料形成；MOSFET部(22)，其包含在漂移层(1)的表面设置的p型基极层(2)；第一n型缓冲层(8)，其设置于漂移层(1)的背面；以及第二n型缓冲层(11)，其设置于第一n型缓冲层(8)的背面且杂质浓度高。第一n型缓冲层(8)与漂移层(1)相比杂质浓度高，每单位面积的电活性的杂质的总量小于或等于1.0×1012cm-2。
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公开(公告)号：CN113345959B
公开(公告)日：2024-07-05
申请号：CN202110212104.9
申请日：2021-02-25
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331 , H01L21/265
Abstract: 本发明涉及半导体装置及半导体装置的制造方法。目的在于提供一种提高半导体装置的生产率的技术。第1缓冲层包含：第1部分，其位于从主面起的半导体基板的厚度方向上，具有N型杂质浓度的第1峰值；以及第2部分，其位于从主面起的与第1部分相比更远处，具有N型杂质浓度的第2峰值。主面与第1部分之间的距离小于或等于4.0μm，第1部分与第2部分之间的距离大于或等于14.5μm。第1部分与第2部分之间的部分的N型杂质浓度高于漂移层的N型杂质浓度。
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公开(公告)号：CN117637809A
公开(公告)日：2024-03-01
申请号：CN202311045986.X
申请日：2023-08-18
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/739 , H01L21/331 , H01L21/225 , H02M1/00 , H02M1/08
Abstract: 提供能够抑制能量损耗恶化的半导体装置及其制造方法。还涉及电力变换装置。半导体装置的特征在于具有：第1导电型的漂移层，其设置于具有第1主面和与所述第1主面相对的第2主面的半导体基板的所述第1主面和所述第2主面之间；以及第1导电型的场阻断层，其具有比所述漂移层的杂质浓度高的杂质浓度，设置于所述漂移层与所述第2主面之间，所述场阻断层从所述第2主面朝向所述第1主面在室温下的实质的载流子浓度分布中具有至少大于或等于1个峰值，在氢原子浓度的分布中具有至少大于或等于2个峰值，所述氢原子浓度的分布中的峰值的数量比所述实质的载流子浓度分布中的峰值的数量多。
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公开(公告)号：CN113345959A
公开(公告)日：2021-09-03
申请号：CN202110212104.9
申请日：2021-02-25
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331 , H01L21/265
Abstract: 本发明涉及半导体装置及半导体装置的制造方法。目的在于提供一种提高半导体装置的生产率的技术。第1缓冲层包含：第1部分，其位于从主面起的半导体基板的厚度方向上，具有N型杂质浓度的第1峰值；以及第2部分，其位于从主面起的与第1部分相比更远处，具有N型杂质浓度的第2峰值。主面与第1部分之间的距离小于或等于4.0μm，第1部分与第2部分之间的距离大于或等于14.5μm。第1部分与第2部分之间的部分的N型杂质浓度高于漂移层的N型杂质浓度。
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公开(公告)号：CN107431087B
公开(公告)日：2020-12-11
申请号：CN201580077781.7
申请日：2015-03-13
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L21/336 , H01L29/78 , H01L29/861 , H01L29/868
Abstract: 在n型硅衬底(1)的表面形成有p型基极层(2)。在n型硅衬底(1)的背面形成有第一及第二n+型缓冲层(8、9)。第一n+型缓冲层(8)是通过加速电压不同的多次质子注入形成的，具有从n型硅衬底(1)的背面算起的深度不同的多个峰值浓度。第二n+型缓冲层(9)是通过磷注入形成的。从n型硅衬底(1)的背面算起，磷的峰值浓度的位置比质子的峰值浓度的位置浅。磷的峰值浓度比质子的峰值浓度高。在质子的峰值浓度的位置处，质子的浓度比磷的浓度高。
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Patent Agency Ranking
公开(公告)号：CN110197826A
公开(公告)日：2019-09-03
申请号：CN201910132162.3
申请日：2019-02-22
Applicant: 三菱电机株式会社
IPC: H01L27/082 , H01L27/088 , H01L29/06 , H01L21/82
Abstract: 本发明提供以能够抑制向单元部的电流集中的方式进行了改善的半导体装置及其制造方法以及电力变换装置。半导体装置具备：半导体芯片、单元表面电极部以及周缘表面构造部。半导体芯片具有：单元部，其是俯视观察时的中央区域的部位，设置有晶体管元件；以及周缘部，其在俯视观察时设置于单元部的周边。单元表面电极部设置于单元部之上。周缘表面构造部设置于周缘部之上，具有比单元表面电极部的上表面高的上表面。使周缘部比单元部薄，以使得与单元部的背面相比周缘部的背面凹陷。将单元部的厚度设为tc。将背面的单元部与周缘部之间的台阶的大小设为dtb。在这种情况下，0％＜dtb/tc≤1.5％。
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公开(公告)号：CN110098253A
公开(公告)日：2019-08-06
申请号：CN201910072862.8
申请日：2019-01-25
Applicant: 三菱电机株式会社
Inventor： 铃木健司
IPC: H01L29/739 , H01L29/06
Abstract: 本发明得到能够降低接通电压，同时将阈值电压的波动减小，制造简单的半导体装置、电力变换装置以及半导体装置的制造方法。在n型半导体衬底(1)的表面形成有p型基极层(3)。在p型基极层(3)之上形成有n型发射极层(5)。沟槽栅极(7)贯穿p型基极层(3)以及n型发射极层(5)。与n型半导体衬底(1)相比浓度高的n型载流子积蓄层(14)在n型半导体衬底(1)与p型基极层(3)之间形成。p型集电极层(16)在n型半导体衬底(1)背面形成。关于n型载流子积蓄层(14)，与从峰值浓度的位置朝向p型基极层(3)的浓度梯度相比，从峰值浓度的位置朝向n型半导体衬底(1)的背面侧的浓度梯度大，作为杂质而注入了质子。
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公开(公告)号：CN109585529A
公开(公告)日：2019-04-05
申请号：CN201811109080.9
申请日：2018-09-21
Applicant: 三菱电机株式会社
IPC: H01L29/06
Abstract: 半导体装置(1)具备包含半导体元件(3)的半导体衬底(7)。半导体元件(3)包含第一n型缓冲层(21)、第二n型缓冲层(22)、以及第一p型半导体区域(24)。第一n型缓冲层(21)所包含的第一n型载流子的第1最大峰值浓度比第二n型缓冲层(22)所包含的第二n型载流子的第2最大峰值浓度小。第一p型半导体区域(24)形成于第一n型缓冲层(21)中。第一p型半导体区域(24)具有比第一n型缓冲层(21)窄的宽度。
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公开(公告)号：CN102005474B
公开(公告)日：2013-06-26
申请号：CN201010265007.8
申请日：2010-08-26
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/41 , H01L21/60 , H01L23/528 , H01L21/28 , H01L21/768
CPC classification number: H01L29/7395 , H01L23/4824 , H01L24/05 , H01L29/0619 , H01L29/0696 , H01L29/0834 , H01L29/41725 , H01L29/66325 , H01L2924/1305 , H01L2924/13055 , H01L2924/181 , H01L2924/00
Abstract: 本发明涉及半导体装置及其制造方法。在n型Si衬底(10)上形成有多个IGBT单元(24)。各个IGBT单元(24)具有栅极电极(46)和第一发射极电极(54)。下层栅极布线(14)在n型Si衬底(10)上形成，连接于栅极电极(46)。层间绝缘膜(66)覆盖第一发射极电极(54)及下层栅极布线(14)。第二发射极电极(20)在层间绝缘膜(66)上形成，经由层间绝缘膜(66)的开口连接于第一发射极电极(54)。第二发射极电极(20)隔着层间绝缘膜(66)在下层栅极布线(14)的上方延伸。
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公开(公告)号：CN102544002A
公开(公告)日：2012-07-04
申请号：CN201110265359.8
申请日：2011-09-08
Applicant: 三菱电机株式会社
Inventor： 铃木健司
IPC: H01L27/06 , H01L29/739 , H01L29/08 , H01L21/331 , H01L21/329
CPC classification number: H01L29/7397 , H01L23/4824 , H01L27/0259 , H01L27/0274 , H01L29/0696 , H01L29/404 , H01L29/4232 , H01L29/7393 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的目的在于，提供一种能增加单元的有效面积，抑制不平衡动作等的半导体装置及其制造方法。涉及本发明的半导体装置具备：第1栅极布线(5)，经未被第1层间绝缘膜(8)覆盖的上表面与栅极电极(20)连接；第2层间绝缘膜(80)，覆盖第1栅极布线(5)的除上表面的一部分的区域，形成于第1层间绝缘膜(8)上；以及第2栅极布线(16)，经未被第2层间绝缘膜(80)覆盖的上表面与第1栅极布线(5)连接，在俯视时，第2栅极布线(16)的宽度比第1栅极布线(5)的宽度宽。
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