公开(公告)号：CN119967879A

公开(公告)日：2025-05-09

申请号：CN202411548839.9

申请日：2024-11-01

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  秦佑贵 ,  远井茂男 ,  稻永浩道 ,  工藤智人

IPC: H10D62/10 ,  H10D12/00

Abstract: 实现具有载流子积蓄层的半导体装置的短路耐量的改善。半导体装置具有：发射极层(4)以及接触层(11)，它们设置于基极层(3)的表层部；载流子积蓄层(2)，其设置于基极层(3)与漂移层(1)之间；以及沟槽，其到达比载流子积蓄层(2)深的位置，埋入有栅极电极(5b)。接触层(11)的深度比发射极层(4)深。载流子积蓄层(2)的杂质浓度至少在与沟槽相邻的部分小于或等于1.4E16/cm3。

公开(公告)号：CN114597249A

公开(公告)日：2022-06-07

申请号：CN202111457673.6

申请日：2021-12-02

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  原口友树 ,  南竹春彦 ,  星泰晖 ,  吉田拓弥 ,  纐缬英典 ,  宫田祐辅 ,  清井明

IPC: H01L29/06 ,  H01L29/739 ,  H01L21/331

Abstract: 本发明的目的在于提供能够容易地提高栅极耐压的半导体装置及其制造方法。本发明涉及的半导体装置具有：第1导电型的硅基板，其具有单元部和在俯视观察时将该单元部包围的末端部；第1导电型的发射极层，其设置于单元部的硅基板的表面；第2导电型的集电极层，其设置于单元部的硅基板的背面；第1导电型的漂移层，其设置于发射极层和集电极层之间；沟槽栅极，其是以从发射极层的表面到达漂移层的方式设置的；以及第2导电型的阱层，其设置于末端部的硅基板的表面，在单元部处晶体缺陷所包含的空位比在末端部处晶体缺陷所包含的空位少。

公开(公告)号：CN114078962A

公开(公告)日：2022-02-22

申请号：CN202110928731.2

申请日：2021-08-13

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  西康一 ,  中村胜光 ,  陈则 ,  田中香次

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 提供具有缓冲层的半导体装置，该缓冲层能够缓和地阻止电压施加时的耗尽层的延伸，并且能够使用低浓度的质子而实现。半导体装置具有：N型漂移层(1)，设置于半导体基板(20)的第1主面与第2主面之间；及N型缓冲层(10)，设置于N型漂移层(1)与第1主面之间，杂质峰值浓度比N型漂移层高。N型缓冲层具有从第1主面侧起依次配置有第1缓冲层(101)、第2缓冲层(102)、第3缓冲层(103)及第4缓冲层(104)的构造。如果将第1缓冲层的杂质峰值位置与第2缓冲层的杂质峰值位置之间的距离设为L12，将第2缓冲层的杂质峰值位置与第3缓冲层的杂质峰值位置之间的距离设为L23，则满足L23/L12≥3.5的关系。

公开(公告)号：CN107431087A

公开(公告)日：2017-12-01

申请号：CN201580077781.7

申请日：2015-03-13

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  楢崎敦司 ,  上马场龙 ,  深田祐介 ,  中村胜光

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 在n型硅衬底(1)的表面形成有p型基极层(2)。在n型硅衬底(1)的背面形成有第一及第二n+型缓冲层(8、9)。第一n+型缓冲层(8)是通过加速电压不同的多次质子注入形成的，具有从n型硅衬底(1)的背面算起的深度不同的多个峰值浓度。第二n+型缓冲层(9)是通过磷注入形成的。从n型硅衬底(1)的背面算起，磷的峰值浓度的位置比质子的峰值浓度的位置浅。磷的峰值浓度比质子的峰值浓度高。在质子的峰值浓度的位置处，质子的浓度比磷的浓度高。

公开(公告)号：CN107275395A

公开(公告)日：2017-10-20

申请号：CN201710220403.0

申请日：2017-04-06

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  高桥彻雄 ,  金田充 ,  上马场龙

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 得到一种能够实现泄漏电流的降低以及断开时的电压振荡的防止、并且改善短路耐量的半导体装置。IGBT具有：p基极层(2)，其形成于n型硅衬底(1)的表面(第1主面)侧，与n型硅衬底(1)相比杂质浓度高；以及深n+缓冲层(8)及浅n+缓冲层(9)，它们形成于n型硅衬底(1)的背面(第2主面)侧，与n型硅衬底(1)相比杂质浓度高。深n+缓冲层(8)遍布n型硅衬底(1)的背面侧的整体而形成。浅n+缓冲层(9)选择性地形成于n型硅衬底(1)的背面侧。浅n+缓冲层(9)与深n+缓冲层(8)相比杂质浓度高，与深n+缓冲层(8)相比从背面起的深度浅。

公开(公告)号：CN102005474A

公开(公告)日：2011-04-06

申请号：CN201010265007.8

申请日：2010-08-26

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  友松佳史

IPC: H01L29/739 ,  H01L29/41 ,  H01L21/60 ,  H01L23/528 ,  H01L21/28 ,  H01L21/768

CPC classification number: H01L29/7395 ,  H01L23/4824 ,  H01L24/05 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/0834 ,  H01L29/41725 ,  H01L29/66325 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/181 ,  H01L2924/00

Abstract: 本发明涉及半导体装置及其制造方法。在n型Si衬底(10)上形成有多个IGBT单元(24)。各个IGBT单元(24)具有栅极电极(46)和第一发射极电极(54)。下层栅极布线(14)在n型Si衬底(10)上形成，连接于栅极电极(46)。层间绝缘膜(66)覆盖第一发射极电极(54)及下层栅极布线(14)。第二发射极电极(20)在层间绝缘膜(66)上形成，经由层间绝缘膜(66)的开口连接于第一发射极电极(54)。第二发射极电极(20)隔着层间绝缘膜(66)在下层栅极布线(14)的上方延伸。

公开(公告)号：CN114078962B

公开(公告)日：2024-09-24

申请号：CN202110928731.2

申请日：2021-08-13

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  西康一 ,  中村胜光 ,  陈则 ,  田中香次

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 提供具有缓冲层的半导体装置，该缓冲层能够缓和地阻止电压施加时的耗尽层的延伸，并且能够使用低浓度的质子而实现。半导体装置具有：N型漂移层(1)，设置于半导体基板(20)的第1主面与第2主面之间；及N型缓冲层(10)，设置于N型漂移层(1)与第1主面之间，杂质峰值浓度比N型漂移层高。N型缓冲层具有从第1主面侧起依次配置有第1缓冲层(101)、第2缓冲层(102)、第3缓冲层(103)及第4缓冲层(104)的构造。如果将第1缓冲层的杂质峰值位置与第2缓冲层的杂质峰值位置之间的距离设为L12，将第2缓冲层的杂质峰值位置与第3缓冲层的杂质峰值位置之间的距离设为L23，则满足L23/L12≥3.5的关系。

公开(公告)号：CN110197826B

公开(公告)日：2022-11-22

申请号：CN201910132162.3

申请日：2019-02-22

Applicant: 三菱电机株式会社

Inventor： 西康一 ,  铃木健司 ,  高桥彻雄 ,  山下润一

IPC: H01L27/082 ,  H01L27/088 ,  H01L29/06 ,  H01L21/82

Abstract: 本发明提供以能够抑制向单元部的电流集中的方式进行了改善的半导体装置及其制造方法以及电力变换装置。半导体装置具备：半导体芯片、单元表面电极部以及周缘表面构造部。半导体芯片具有：单元部，其是俯视观察时的中央区域的部位，设置有晶体管元件；以及周缘部，其在俯视观察时设置于单元部的周边。单元表面电极部设置于单元部之上。周缘表面构造部设置于周缘部之上，具有比单元表面电极部的上表面高的上表面。使周缘部比单元部薄，以使得与单元部的背面相比周缘部的背面凹陷。将单元部的厚度设为tc。将背面的单元部与周缘部之间的台阶的大小设为dtb。在这种情况下，0％＜dtb/tc≤1.5％。

公开(公告)号：CN114566536A

公开(公告)日：2022-05-31

申请号：CN202111385011.2

申请日：2021-11-22

Applicant: 三菱电机株式会社

Inventor： 吉田拓弥 ,  铃木健司 ,  原口友树

IPC: H01L29/06 ,  H01L21/762 ,  H01L27/06 ,  H01L29/739 ,  H01L29/861

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。提供改善能量损耗的半导体装置。半导体装置包含半导体基板、第1导电型的第1半导体层、第2导电型的第2半导体层、二极管沟槽栅极及电极层。第1半导体层是作为半导体基板的上表面侧的表层而设置的。第2半导体层设置于第1半导体层的下方。二极管沟槽栅极的二极管沟槽绝缘膜是沿沟槽的内壁中的位于上部侧壁的下方的下部侧壁和底部形成的，该上部侧壁位于沟槽的上端侧。二极管沟槽栅极的二极管沟槽电极设置于沟槽内部。电极层将沟槽的上部侧壁覆盖。第1半导体层在沟槽的上部侧壁处与电极层接触。

公开(公告)号：CN109103247A

公开(公告)日：2018-12-28

申请号：CN201810635534.X

申请日：2018-06-20

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  金田充 ,  西康一 ,  中村胜光

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明的目的在于，提供能够防止发生电压及电流的振荡的半导体装置及其制造方法。本发明涉及的半导体装置具有：n型硅衬底(1)；以及第一n型缓冲层(8)，其形成于n型硅衬底(1)的背面内，具有从背面起的深度不同的多个质子的浓度的峰值，对于第一n型缓冲层(8)，从存在于靠近背面的位置的峰值朝向n型硅衬底(1)的表面的质子的浓度的梯度，小于从存在于远离背面的位置的峰值朝向表面的质子的浓度的梯度。