公开(公告)号：CN115132833A

公开(公告)日：2022-09-30

申请号：CN202210276732.8

申请日：2022-03-21

Applicant: 三菱电机株式会社

Inventor： 小西和也 ,  曾根田真也 ,  西康一 ,  新田哲也 ,  古川彰彦

IPC: H01L29/423 ,  H01L29/739 ,  H01L21/331 ,  H01L21/28

Abstract: 本发明涉及半导体装置及半导体装置的制造方法，目的在于提供能够降低导通损耗的技术。半导体装置具有包含漂移层的半导体衬底和在半导体衬底设置的基极层、接触层及源极层。栅极部隔着第1栅极绝缘膜而设置于与接触层、源极层、基极层及漂移层接触的第1沟槽内。在栅极部设置有底部比侧部更远离基极层的凹部。第1绝缘部设置于第1沟槽内的栅极部的凹部内。

公开(公告)号：CN115084255A

公开(公告)日：2022-09-20

申请号：CN202210238651.9

申请日：2022-03-10

Applicant: 三菱电机株式会社

Inventor： 西康一 ,  曾根田真也

IPC: H01L29/739 ,  H01L29/423

Abstract: 得到容易实现台面的微细化、闩锁耐量高的半导体装置。有源沟槽(8)从半导体衬底(1)的上表面起将发射极层(6)及基极层(5)贯通。哑沟槽(9)夹着有源沟槽而从半导体衬底(1)的上表面起将接触层(7)及基极层贯通。栅极沟槽电极(10)隔着栅极绝缘膜(11)形成于有源沟槽的内部。哑栅极沟槽电极(12)隔着栅极绝缘膜形成于哑沟槽的内部。填埋绝缘膜(13)在有源沟槽的内部形成于栅极沟槽电极之上，并且在哑沟槽的内部形成于哑栅极沟槽电极之上。填埋绝缘膜的上端比半导体衬底的上表面低。发射极电极(14)在半导体衬底的上表面及有源沟槽的内壁处与发射极层接触，在半导体衬底的上表面及哑沟槽的内壁处与接触层接触。

公开(公告)号：CN115084254A

公开(公告)日：2022-09-20

申请号：CN202210237812.2

申请日：2022-03-11

Applicant: 三菱电机株式会社

Inventor： 西康一 ,  曾根田真也 ,  古川彰彦 ,  中村胜光

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/423

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。针对在栅极沟槽电极的下方具有填埋电极的构造的半导体装置，减小栅极泄漏的滞后。半导体装置(100)具有形成于与发射极层(13)、基极层(15)及载流子积蓄层(2)接触而到达漂移层(1)的沟槽内的有源沟槽栅极(11)。有源沟槽栅极(11)具有：栅极沟槽绝缘膜(11b)，其形成于沟槽的内壁；以及栅极沟槽电极(11a)及填埋电极(11c)，它们在沟槽内形成于栅极沟槽绝缘膜(11b)之上，彼此绝缘，该填埋电极(11c)配置于栅极沟槽电极(11a)的下方。填埋电极(11c)的磷浓度比栅极沟槽电极(11a)的磷浓度低。

公开(公告)号：CN114300527A

公开(公告)日：2022-04-08

申请号：CN202111163574.7

申请日：2021-09-30

Applicant: 三菱电机株式会社

Inventor： 大塚翔瑠 ,  冈本隼人 ,  中村胜光 ,  田中香次 ,  西康一

IPC: H01L29/06 ,  H01L29/861 ,  H01L21/329

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。提供即使在半导体基板内形成成为寿命抑制要素的晶体缺陷，电气特性也稳定的半导体装置。具有：第1半导体层(2)，其设置于第1主面(1a)与n‑型漂移层(1)之间；第1缓冲层(5)，其设置在第2主面(1b)与n‑型漂移层之间，具有氢致施主；第2半导体层(3)，其设置于第2主面(1b)与第1缓冲层(5)之间，第1缓冲层5具有从第2主面(1b)朝向第1主面(1a)侧而密度下降的间隙碳与间隙氧之间的复合缺陷。

公开(公告)号：CN109103247B

公开(公告)日：2021-11-23

申请号：CN201810635534.X

申请日：2018-06-20

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  金田充 ,  西康一 ,  中村胜光

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明的目的在于，提供能够防止发生电压及电流的振荡的半导体装置及其制造方法。本发明涉及的半导体装置具有：n型硅衬底(1)；以及第一n型缓冲层(8)，其形成于n型硅衬底(1)的背面内，具有从背面起的深度不同的多个质子的浓度的峰值，对于第一n型缓冲层(8)，从存在于靠近背面的位置的峰值朝向n型硅衬底(1)的表面的质子的浓度的梯度，小于从存在于远离背面的位置的峰值朝向表面的质子的浓度的梯度。

公开(公告)号：CN113345959B

公开(公告)日：2024-07-05

申请号：CN202110212104.9

申请日：2021-02-25

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  西康一 ,  中村胜光

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331 ,  H01L21/265

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。目的在于提供一种提高半导体装置的生产率的技术。第1缓冲层包含：第1部分，其位于从主面起的半导体基板的厚度方向上，具有N型杂质浓度的第1峰值；以及第2部分，其位于从主面起的与第1部分相比更远处，具有N型杂质浓度的第2峰值。主面与第1部分之间的距离小于或等于4.0μm，第1部分与第2部分之间的距离大于或等于14.5μm。第1部分与第2部分之间的部分的N型杂质浓度高于漂移层的N型杂质浓度。

公开(公告)号：CN118073406A

公开(公告)日：2024-05-24

申请号：CN202311538296.8

申请日：2023-11-17

Applicant: 三菱电机株式会社

Inventor： 西康一 ,  阪口浩介 ,  小西和也

IPC: H01L29/423 ,  H01L29/739 ,  H01L27/07

Abstract: 提供能够将埋入电极稳定地与发射极电位连接的半导体装置。本发明涉及的半导体装置具有：半导体基板，具有n型第1半导体层、其上的n型第2半导体层、其上的p型第3半导体层、第3半导体层的上层部的n型第4半导体层；多个第1沟槽栅极，其贯穿第4～第2半导体层而到达第1半导体层内；层间绝缘膜，其覆盖多个第1沟槽栅极；第1主电极，其与第4半导体层相接；以及第2主电极，其设置在与第1主电极相反侧，多个第1沟槽栅极具有下部侧的第1栅极电极和上部侧的第2栅极电极而形成2级构造，多个第1沟槽栅极在设置于主电流流动的有源区域的中央部的电极引出区域被切断，在该部分通过与第1栅极电极连接的第1电极引出部与第1主电极连接。

公开(公告)号：CN116264250A

公开(公告)日：2023-06-16

申请号：CN202211583146.4

申请日：2022-12-09

Applicant: 三菱电机株式会社

Inventor： 田中香次 ,  西康一 ,  大塚翔瑠

IPC: H01L29/739 ,  H01L21/331

Abstract: 涉及半导体装置以及半导体装置的制造方法。抑制在注入用于形成缓冲层的杂质时由于异物等产生未注入区域。半导体装置具备在正面侧的第一主面(101)和背面侧的第二主面(102)之间具有第一导电型的漂移层(1)的半导体基板(100)、在半导体基板的第二主面侧的表层部形成的第二导电型的背面杂质层即集电极层(2)。在漂移层和集电极层之间设置与漂移层相比杂质浓度的峰值更高的第一导电型的第一缓冲层(31)、在第一缓冲层和集电极层之间形成的杂质浓度峰值比漂移层高的第二缓冲层(32)。在从第二主面算起的深度方向上的杂质浓度分布中，第二缓冲层的杂质浓度的峰部的尖度低于第一缓冲层的杂质浓度的峰部的尖度。

公开(公告)号：CN116013978A

公开(公告)日：2023-04-25

申请号：CN202211259168.5

申请日：2022-10-14

Applicant: 三菱电机株式会社

Inventor： 阪口浩介 ,  中谷贵洋 ,  西康一 ,  曾根田真也

IPC: H01L29/739 ,  H01L29/861 ,  H01L21/331

Abstract: 目的在于得到能够抑制恢复动作时的尾电流的半导体装置及半导体装置的制造方法。本发明涉及的半导体装置具有：半导体衬底，其具有IGBT区域和二极管区域；第1电极，其设置于所述半导体衬底的上表面；以及第2电极，其设置于所述半导体衬底的与上表面相反侧的背面，所述二极管区域具有：n型的漂移层；p型的阳极层，其设置于所述漂移层的上表面侧；以及n型的阴极层，其设置于所述漂移层的背面侧，在所述漂移层中的比所述半导体衬底的厚度方向上的中心更靠背面侧处，设置晶体缺陷密度高于所述漂移层的其它部分且具有质子的第1寿命控制区域，所述第1寿命控制区域的施主浓度的最大值小于或等于1.0×1015/cm3。

公开(公告)号：CN115810629A

公开(公告)日：2023-03-17

申请号：CN202211102670.5

申请日：2022-09-09

Applicant: 三菱电机株式会社

Inventor： 小西和也 ,  古川彰彦 ,  西康一 ,  藤井秀纪 ,  曾根田真也 ,  小西康雄

IPC: H01L27/06 ,  H01L29/739 ,  H01L29/861

Abstract: 提供使dV/dt的控制性提高，降低了导通损耗的半导体装置。在共通的半导体基板形成晶体管和二极管，具有晶体管区域和二极管区域，二极管区域具有：n型的第1半导体层，其设置于半导体基板的第2主面侧；n型的第2半导体层，其设置于第1半导体层之上；p型的第3半导体层，其与第2半导体层相比设置于半导体基板的第1主面侧；第1主电极，其对二极管赋予第1电位；第2主电极，其对二极管赋予第2电位；以及哑有源沟槽栅极，其是以从半导体基板的第1主面到达第2半导体层的方式设置的，哑有源沟槽栅极在两个侧面的至少一者侧具有未被赋予第1电位而是成为浮置状态的第3半导体层，对哑有源沟槽栅极赋予晶体管的栅极电位。