公开(公告)号：CN115244665A

公开(公告)日：2022-10-25

申请号：CN202080098358.6

申请日：2020-03-16

Applicant: 三菱电机株式会社

Inventor： 户塚正裕

IPC: H01L21/3205 ,  H01L21/768 ,  H01L23/532

Abstract: 具备在半导体基板(10)之上依次交替地层叠相同数量的均具有导电性的第一层(14)和第二层(16)而成的密接层(18)。具备形成于密接层(18)之上的金属层(24)。第一层(14)由包含构成半导体基板(10)的元素的材料构成。第二层(16)与金属层(24)之间的密接性比第一层(14)高。密接层(18)具有合计4层以上的第一层(14)以及第二层(16)。在构成密接层(18)的第一层(14)以及第二层(16)中，若除去与金属层(24)接触的第二层(16)，则与半导体基板(10)接触的第一层(14)的膜厚最厚，若除去与半导体基板(10)接触的第一层(14)，则与金属层(24)接触的第二层(16)的膜厚最厚。

公开(公告)号：CN101740356B

公开(公告)日：2013-03-13

申请号：CN200910161894.1

申请日：2009-08-07

Applicant: 三菱电机株式会社

Inventor： 户塚正裕

IPC: H01L21/02 ,  H01L29/92 ,  H01L27/04

CPC classification number: H01L28/40

Abstract: 本发明的目的在于提供一种能够容易地制造如下半导体装置的方法，该半导体装置在设置晶体管或布线的部位不形成由相对介电常数是10以上的high-k材料构成的MIM电容器的高介电常数膜。本发明的半导体装置的制造方法的特征在于，具备：在半导体衬底上形成下电极的工序；在上述下电极上涂覆光抗蚀剂的工序；与上述下电极的外周部相比在中央侧在上述光抗蚀剂形成开口部的工序；成膜由相对介电常数为10以上的high-k材料构成的高介电常数膜的工序；以与上述下电极的外周部相比在中央侧残留高介电常数膜的方式，进行剥离的工序；以及在通过上述剥离而残留的上述高介电常数膜上形成上电极的工序。

公开(公告)号：CN1453833A

公开(公告)日：2003-11-05

申请号：CN03121837.7

申请日：2003-04-21

Applicant: 安内华株式会社 ,  三菱电机株式会社

Inventor： 森崎仁史 ,  神谷保志 ,  野村秀二 ,  户塚正裕 ,  奥友希 ,  服部亮

IPC: H01L21/318

CPC classification number: C23C16/4411 ,  C23C16/345 ,  C23C16/44

Abstract: 本发明的目的在于提供一种能以很好的再现性堆积成所需膜质的氮化硅膜的薄膜制作装置及其制作方法。它是在连接有排气系统和气体供给系统的真空容器内，配置发热体和基板，维持该发热体在预定温度，分解或活化由上述气体供给系统供给的原料气体，使氮化硅薄膜堆积在基板表面的化学蒸镀装置和蒸镀方法，其特征是：在上述真空容器内部，配置用以包围上述发热体和基板的内壁，形成成膜空间，设置将原料气体输入上述成膜空间的气体输入手段，同时，设置上述内壁的加热手段和/或冷却手段，形成将该内壁的温度控制在预定值的结构。