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公开(公告)号：CN108345808B
公开(公告)日：2021-12-31
申请号：CN201710056961.8
申请日：2017-01-25
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件包括存储单元阵列、电压产生器和控制电路。电压产生器产生要施加到存储单元阵列的字线电压。控制电路响应于命令和地址产生控制电压产生器的控制信号。控制电路包括黑客攻击检测电路。黑客攻击检测电路在检测到黑客攻击时禁用非易失性存储器件的操作，其中当命令和地址的访问序列与非易失性存储器件的标准序列不匹配一定的连续次数时，检测到黑客攻击。
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公开(公告)号：CN108345808A
公开(公告)日：2018-07-31
申请号：CN201710056961.8
申请日：2017-01-25
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件包括存储单元阵列、电压产生器和控制电路。电压产生器产生要施加到存储单元阵列的字线电压。控制电路响应于命令和地址产生控制电压产生器的控制信号。控制电路包括黑客攻击检测电路。黑客攻击检测电路在检测到黑客攻击时禁用非易失性存储器件的操作，其中当命令和地址的访问序列与非易失性存储器件的标准序列不匹配一定的连续次数时，检测到黑客攻击。
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公开(公告)号：CN113611344A
公开(公告)日：2021-11-05
申请号：CN202110193519.6
申请日：2021-02-20
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器器件的操作方法，包括：在非易失性存储器器件处接收暂停命令；响应于暂停命令，在非易失性存储器器件处暂停正被执行的编程操作；在非易失性存储器器件处接收恢复命令；以及响应于恢复命令，在非易失性存储器器件处恢复暂停的编程操作。编程操作包括编程循环，该编程循环中的每一个包括位线设置间隔、编程间隔和验证间隔。在编程循环中的每一个的编程间隔中，要被施加到非易失性存储器器件的所选存储器单元的编程电压的电平增加第一电压。暂停之前最终施加的编程电压的电平和恢复之后首先施加的编程电压的电平之间的差不同于第一电压。
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公开(公告)号：CN109559777A
公开(公告)日：2019-04-02
申请号：CN201810968801.5
申请日：2018-08-23
Applicant: 三星电子株式会社
Inventor： 郑凤吉
CPC classification number: G11C16/26 , G06F11/1008 , G06F11/1068 , G11C7/1006 , G11C7/106 , G11C11/5642 , G11C16/04 , G11C16/08 , G11C16/10 , G11C16/32 , G11C2211/5642 , G11C16/3404 , G11C16/24
Abstract: 一种非易失性存储装置包括多个存储单元和页面缓冲器，所述页面缓冲器包括多个页面缓冲单元，每个页面缓冲单元通过多条位线中的一条位线连接到多个存储单元，并且被配置为基于多个存储单元的数据状态生成输出数据。所述多个页面缓冲单元中的第一页面缓冲单元包括第一锁存器至第四锁存器，第一锁存器至第三锁存器通过使感测节点的电压电平演变分别在第一时间点至第三时间点锁存第一读取数据至第三读取数据，第四锁存器基于第二读取数据和第三读取数据生成第四读取数据。第一页面缓冲单元被配置为根据是否可以对第一读取数据进行纠错，来选择性地将第四读取数据作为输出数据输出。
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Patent Agency Ranking
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公开(公告)号：CN109686391B
公开(公告)日：2023-09-26
申请号：CN201811132920.3
申请日：2018-09-27
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器装置的操作方法包含：从非易失性存储器装置的外部接收控制信号及数据信号；基于控制信号及数据信号产生调试信息；从非易失性存储器装置的外部接收调试信息请求；以及响应于调试信息请求输出调试信息。也提供一种非易失性存储器装置和一种非易失性存储器封装。
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公开(公告)号：CN116072186A
公开(公告)日：2023-05-05
申请号：CN202211337685.X
申请日：2022-10-28
Applicant: 三星电子株式会社
Abstract: 公开的是存储装置及其操作方法。所述存储装置包括：存储块，所述存储块与多条字线连接；电压发生电路，所述电压发生电路被配置为通过多条驱动线来输出第一非选择电压；以及地址译码电路，所述地址译码电路被配置为将所述多条驱动线与所述多条字线中的未选字线连接。在所述多条字线的字线设置时段期间，所述电压发生电路在所述未选字线中的第一未选字线达到第一目标电平时使所述多条驱动线当中的与所述第一未选字线相对应的第一驱动线浮置，并且在所述未选字线中的第二未选字线达到与所述第一目标电平不同的第二目标电平时使所述多条驱动线当中的与所述第二未选字线相对应的第二驱动线浮置。
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公开(公告)号：CN114067900A
公开(公告)日：2022-02-18
申请号：CN202110861481.5
申请日：2021-07-29
Applicant: 三星电子株式会社
Inventor： 郑凤吉
Abstract: 提供一种半导体存储器设备，包括：存储器单元区域，其包括存储器单元阵列；以及外围电路区域，其至少部分地与存储器单元区域重叠并且包括被配置为控制存储器单元阵列的操作的控制逻辑，其中控制逻辑包括状态机，被配置为响应于存储器单元区域的操作命令而输出多个状态信号，多个状态信号包括从第一输出端子输出的第一状态信号和从与第一输出端子不同的第二输出端子输出的第二状态信号，逻辑和计算器，被配置为基于第一状态信号或第二状态信号中的至少一个执行逻辑和计算，以及累加电路，被配置为接收逻辑和计算器的输出作为时钟信号，并响应于时钟信号而将触发信号输出到一个探测焊盘，累加电路通过穿透存储器单元区域的通孔导孔(THV)连接到探测焊盘。
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公开(公告)号：CN107102817B
公开(公告)日：2021-10-22
申请号：CN201710099063.0
申请日：2017-02-23
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 一种非易失性存储设备，包括非易失性存储单元阵列、页缓冲器电路、数据输入/输出电路和控制逻辑，其中N位存储在单个存储单元中(N是大于或等于2的整数)，页缓冲器电路电连接至非易失性存储单元阵列。页缓冲器电路包括被配置为临时存储数据的至少N个锁存器。连接至页缓冲器电路的数据输入/输出电路接收编程的输入数据，并将该输入数据提供至页缓冲器电路。控制逻辑控制页缓冲器电路并在从数据输入/输出电路接收编程单元的所有输入数据之前初始化目标锁存器的值。
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