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公开(公告)号：CN110265383A
公开(公告)日：2019-09-20
申请号：CN201910121505.6
申请日：2019-02-19
Applicant: 三星电子株式会社
IPC: H01L23/544 , G01R31/28
Abstract: 提供了半导体管芯和包括其的半导体器件。该半导体管芯可以包括：第一延迟电路，形成在基板上并配置为延迟测试信号，第一延迟电路包括串联连接的第一延迟级；第二延迟电路，形成在基板上并配置为延迟测试信号，第二延迟电路包括串联连接的第二延迟级；至少一个穿通硅通路，连接到第一延迟级的输出端子中的至少一个输出端子，所述至少一个穿通硅通路贯穿基板；以及负载确定装置，配置为将从第一延迟级中的一个输出的第一延迟信号与从第二延迟级中的一个输出的第二延迟信号相比较，并且确定所述至少一个穿通硅通路的负载。
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公开(公告)号：CN109378023A
公开(公告)日：2019-02-22
申请号：CN201811317305.X
申请日：2017-06-05
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括存储器单元阵列，所述存储器单元阵列具有带有对应的多个独立通道的多个存储器单元组，并且所述设备及其操作方法对存储器单元组执行内部数据处理操作。所述存储器设备包括内部命令发生器和用于公共内部处理通道的内部公共总线，其中所述内部命令发生器被配置为响应于命令的接收生成一个或多个内部命令来执行内部数据处理操作，所述内部公共总线被布置为由所述多个存储器单元组共享，并被配置为当执行所述内部数据处理操作时，在所述多个存储器单元组之间形成数据的传输路径。
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公开(公告)号：CN106971751A
公开(公告)日：2017-07-21
申请号：CN201610917264.2
申请日：2016-10-20
Applicant: 三星电子株式会社
IPC: G11C5/02
CPC classification number: G11C17/18 , G11C8/12 , G11C17/16 , G11C29/1201 , G11C29/88 , G11C2029/4402 , G11C5/02
Abstract: 提供了一种包括芯片标识(ID)生成电路的半导体器件。半导体器件可以是包括多个存储芯片的多芯片封装，并且每个存储芯片包括被配置为选择性地修改相应存储芯片的芯片ID的芯片ID生成电路。芯片ID生成电路通过使用模式寄存器测试存储芯片的芯片ID来确定存储芯片的芯片ID，并且通过使用至少两个熔断组来选择性地编程存储芯片的芯片ID。当存储芯片被确定为有缺陷的芯片或者被选择为停止其使用时，芯片ID生成电路可以阻止存储芯片的芯片ID的输出。
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公开(公告)号：CN109378023B
公开(公告)日：2022-08-02
申请号：CN201811317305.X
申请日：2017-06-05
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括存储器单元阵列，所述存储器单元阵列具有带有对应的多个独立通道的多个存储器单元组，并且所述设备及其操作方法对存储器单元组执行内部数据处理操作。所述存储器设备包括内部命令发生器和用于公共内部处理通道的内部公共总线，其中所述内部命令发生器被配置为响应于命令的接收生成一个或多个内部命令来执行内部数据处理操作，所述内部公共总线被布置为由所述多个存储器单元组共享，并被配置为当执行所述内部数据处理操作时，在所述多个存储器单元组之间形成数据的传输路径。
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公开(公告)号：CN114203219A
公开(公告)日：2022-03-18
申请号：CN202111079217.2
申请日：2021-09-15
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 公开了一种半导体存储器装置和包括其的系统。半导体存储器装置包括接口半导体晶片、至少一个存储器半导体晶片和连接接口半导体晶片与存储器半导体晶片的硅穿通件。接口半导体晶片包括命令引脚以接收从存储器控制器传递的命令信号和对命令信号解码的接口命令解码器。存储器半导体晶片包括被配置为存储数据的存储器集成电路和对从接口半导体晶片传递的命令信号解码的存储器命令解码器。接口半导体晶片不包括从存储器控制器接收时钟使能信号的时钟使能引脚。接口命令解码器和存储器命令解码器生成接口时钟使能信号和存储器时钟使能信号，以基于通过多个命令引脚从存储器控制器传递的电力模式命令控制接口半导体晶片和存储器半导体晶片的时钟供应。
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Patent Agency Ranking
公开(公告)号：CN114155891A
公开(公告)日：2022-03-08
申请号：CN202110833742.2
申请日：2021-07-22
Applicant: 三星电子株式会社
Abstract: 根据一个方面的存储设备可以包括：存储单元阵列，包括各自包括多个存储体的第一存储体区域和第二存储体区域；运算逻辑，包括与所述第一存储体区域相对应的一个或多个第一处理元件PE和与所述第二存储体区域相对应的一个或多个第二处理元件PE；控制逻辑，被配置为基于外部源设置信息来控制第一存储体区域和第二存储体区域的模式；第一模式信号发生器和第二模式信号发生器，被配置为控制第一和第二PE的启用，其中，响应于第一存储体区域被设置为运算模式并且第二存储体区域被设置为常规模式，第一模式信号发生器被配置为输出第一模式信号以启用第一PE，并且第二模式信号发生器被配置为输出第二模式信号以禁用第二PE。
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公开(公告)号：CN113223582A
公开(公告)日：2021-08-06
申请号：CN202110075443.7
申请日：2021-01-20
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括控制逻辑电路、写数据选通信号分频器、数据收发器和存储器单元阵列。控制逻辑电路在从基板存储器控制器提供的写数据选通信号开始切换之前生成重置信号。写数据选通信号分频器生成内部写数据选通信号，所述内部写数据选通信号取决于写数据选通信号的切换而切换，内部写数据选通信号分别以不同的相位切换。控制逻辑电路响应于重置信号将内部写数据选通信号初始化为给定值。数据收发器基于内部写数据选通信号接收从存储器控制器提供的写数据。存储器单元阵列存储接收的写数据。
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公开(公告)号：CN110162486A
公开(公告)日：2019-08-23
申请号：CN201910107835.X
申请日：2019-02-02
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 本申请提供一种存储器装置、一种存储器系统和一种高带宽存储器装置。存储器装置包括：第一通道，其包括第一单元阵列，并且通过第一路径与存储器控制器通信；第二通道，其包括第二单元阵列，并且通过第二路径与存储器控制器通信；以及分配控制电路，其被构造为监视第一通道和第二通道的存储器使用，以及当第一单元阵列的存储器使用超过阈值时将第二单元阵列的一部分的存储空间进一步分配给第一通道。通过第一路径执行对分配给第一通道的第二单元阵列的该部分的存储空间的访问。
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公开(公告)号：CN108962328A
公开(公告)日：2018-12-07
申请号：CN201710388286.9
申请日：2017-05-27
Applicant: 三星电子株式会社
IPC: G11C17/16
CPC classification number: G11C17/16
Abstract: 一种存储器系统包括多个第一信号线来将多个存储器设备连接到彼此。存储器设备包括第一存储器设备和至少一个第二存储器设备。第一存储器设备具有至少一个熔丝单元并且输出基于至少一个熔丝单元的每一者是否被编程来设置的熔丝信息。至少一个第二存储器设备接收熔丝信息并且基于熔丝信息选择性地激活第一信号线。至少一个第二存储器设备基于从第一存储器设备接收的熔丝信息同时操作。
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公开(公告)号：CN107657977A
公开(公告)日：2018-02-02
申请号：CN201710617027.9
申请日：2017-07-26
Applicant: 三星电子株式会社
CPC classification number: G06F3/061 , G06F3/0656 , G06F3/0683 , G11C5/02 , G11C5/025 , G11C5/04 , G11C5/06 , G11C5/063 , G11C5/066 , H01L25/18
Abstract: 一种堆叠式存储器，包括逻辑半导体裸片、堆叠有逻辑半导体裸片的多个存储器半导体裸片、电连接逻辑半导体裸片和存储器半导体裸片的多个穿硅通孔(TSV)、设置在逻辑半导体裸片中并且被配置为执行与数据处理的一部分相对应的全局子处理的全局处理器、分别设置在存储器半导体裸片中并且被配置为执行与数据处理的其他部分相对应的局部子处理的多个局部处理器、以及分别设置在存储器半导体裸片中并且被配置为存储与数据处理相关联的数据的多个存储器集成电路。
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