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公开(公告)号：CN114760241A
公开(公告)日：2022-07-15
申请号：CN202210461301.9
申请日：2022-04-28
Applicant: 中国科学院计算技术研究所
IPC: H04L45/16 , H04L45/74 , H04L47/6275 , H04L41/12
Abstract: 本发明提供了一种用于数据流架构的计算设备中的路由方法，计算设备包括多个处理单元和多个路由节点，每个处理单元直接连接一个路由节点并且被关联为该路由节点对应的本地处理单元，多个路由节点之间相互连接，方法包括：在每个路由节点，获取各方向发往本地处理单元的数据并为其中每个方向发来的数据分别维护相应的缓存队列，缓存队列为阻塞队列；在每个路由节点，确定各方向发往本地处理单元的数据对应的缓存队列中处于队列头部的数据包的供数优先级，以及根据供数优先级选择将多个队列中的一个队列的头部的数据包发送给本地处理单元，供数优先级与本地处理单元中需要该头部数据包中操作数的指令距离转为就绪状态还需到达的操作数个数相关。
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公开(公告)号：CN114637388A
公开(公告)日：2022-06-17
申请号：CN202210270118.0
申请日：2022-03-18
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3287 , G06F1/3237 , G06F9/38
Abstract: 本申请提供了面向数据流处理器的功耗控制方法及装置，其根据待执行程序的数据流图，将各个指令映射至数据流处理器中的多个处理单元；根据映射至每个处理单元的各个指令的类型，确定执行各指令所需的运算部件；以及通过时钟门控技术激活所需的运算部件。该申请的方案基于数据流处理器执行模式的特点并借助于时钟门控技术，实现了更细粒度的功耗控制，提升了整体执行效能比。
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公开(公告)号：CN113392604A
公开(公告)日：2021-09-14
申请号：CN202110622895.2
申请日：2021-06-04
Applicant: 中国科学院计算技术研究所
IPC: G06F30/32 , G06F12/084 , G06F12/0877 , G06F115/12
Abstract: 本发明提出一种基于先进封装技术的多CPU共封架构下高速缓存的动态扩容方法及系统，目的是解决扩大高速缓存带来的CPU芯片投片成本增加和封装困难的问题，提出了一种新的可动态扩展容量的CPU高速缓存结构设计。在该结构中，通过设计不同CPU间高速缓存的交互机制，并借助封装技术，使CPU自身片内的高速缓存可以访问同类CPU片内的高速缓存，从而达到可动态扩展CPU片内高速缓存容量的目的，实现多CPU间的高速缓存共享。
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公开(公告)号：CN113128165A
公开(公告)日：2021-07-16
申请号：CN202110446390.5
申请日：2021-04-25
Applicant: 中国科学院计算技术研究所
IPC: G06F30/396 , G06F30/398
Abstract: 提供一种生成面向超导RSFQ电路的多扇出时钟信号的方法，该方法包括：建立高度P为1的SPL树，高度P为1的SPL树包括单个节点、SPL2以及SPL3，将其存入集合R；根据N计算SPL树的最大高度Pmax；逐层建立SPL树，每次迭代P增加1，直到P>Pmax，其中，高度为P的树由集合R中高度小于P的子树组成，在每次建立SPL树时，根据目标函数，将所建立的SPL树与集合R中高度相同且叶节点数相同的SPL树的目标函数值进行比较，仅将目标函数值最小的树存入集合R；选择集合R中叶节点数为N的树构成最优解；根据最优解确定多扇出时钟信号的由SPL构成的分支路径。
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公开(公告)号：CN113095033A
公开(公告)日：2021-07-09
申请号：CN202110442343.3
申请日：2021-04-23
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392 , G06F30/394 , G06F30/398
Abstract: 提供一种用于双时钟架构的超导RSFQ电路的布局方法，所述电路中除输入IO以及输出IO之外的逻辑单元总数为N，布局所述电路的芯片的宽高比为α，所述布局方法包括：基于逻辑深度对N个逻辑单元进行初始布局，包括：计算布局列的参考高度从逻辑深度为1开始依次布置逻辑单元，使得每个逻辑深度的单元按照垂直方向递增的顺序依次布置，且每一列的高度不大于H0，不同的逻辑深度从新的一列开始布置；将单元数小于H0的列依序进行合并，且合并后的列的高度不大于H0；以及移除空的列，并输出N个逻辑单元在芯片上的初始坐标以及可布局的列；基于模拟退火布局框架对初始布局进行扰动和优化。
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Patent Agency Ranking
公开(公告)号：CN112861463A
公开(公告)日：2021-05-28
申请号：CN202110266205.4
申请日：2021-03-11
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392 , G06F30/398
Abstract: 提供一种用于超导处理器的输入输出控制模块，包括：取指令状态寄存器，用于指示取指令状态或者非取指令状态，以及用于将指令地址输出到内存；读数据等待状态寄存器，用于根据处理器的读数据请求以及取指令状态寄存器由取指令状态转换至非取指令状态，将读数据地址由暂存转换为输出到内存；读数据状态寄存器，用于指示读数据状态，以及用于将读数据地址输出到内存；写数据等待状态寄存器，用于根据处理器的写数据请求以及取指令状态寄存器由取指令状态转换至非取指令状态，将写数据地址和写数据内容由暂存转换为输出到内存；写数据状态寄存器，用于指示写数据状态，以及用于将写数据地址和写数据内容输出到内存。
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公开(公告)号：CN111008133B
公开(公告)日：2021-04-27
申请号：CN201911205445.2
申请日：2019-11-29
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种粗粒度数据流架构执行阵列的调试装置，包括：执行阵列，包括多个执行单元，该执行单元根据程序的数据流图获取程序块，并根据调试命令对程序块进行断点调试以获取断点数据；该程序块为该程序以粗粒度进行划分的程序分块；处理器，用于生成该调试命令，并接收该断点数据；集中调试器，分别与该处理器和该执行阵列通讯连接，用于将该调试命令转发给对应的执行单元，以及将该断点数据转发给该处理器。
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公开(公告)号：CN109783054B
公开(公告)日：2021-03-09
申请号：CN201811560119.9
申请日：2018-12-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种RSFQ FFT处理器的蝶形运算处理系统，包括用于执行计算的第一计算模块和第二计算模块，用于执行常数乘法的旋转因子模块和用于改变序列顺序的重排模块；在执行运算时，输入数据经所述第一计算模块执行计算后将获得的第一数据串输入至所述旋转因子模块中执行常数乘法并获得中间结果，所述中间结果经所述重排模块改变序列顺序后，将获得的第二数据串输入至所述第二计算模块执行计算并获得输出数据。
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公开(公告)号：CN112311695A
公开(公告)日：2021-02-02
申请号：CN202011134155.6
申请日：2020-10-21
Applicant: 中国科学院计算技术研究所
IPC: H04L12/873 , H04L12/917 , H04L12/933
Abstract: 本发明提出一种片上带宽动态分配方法系统，包括：发射模块接受存储系统的任务请求，将请求封装为发射块，将多个发射块组织为堆结构，动态维护堆结构，向分配模块传输发射块；分配模块由带窗口的队列组成，其功能为接受发射块，为发射块匹配等待队列，更新发射块内容并将其回传存储系统；每个宽度的带宽对应一个等待队列，等待队列中是需要传输的数据。本发明采用硬件与软件协同的方式带宽分配方法，可以提高带宽的利用率，增加芯片的吞吐率，实现高通量的计算需求；本发明控制逻辑、结构简单，不占用计算资源，实现简单，在多种芯片系统中具有普适性。
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公开(公告)号：CN110211617B
公开(公告)日：2020-12-29
申请号：CN201910413959.0
申请日：2019-05-17
Applicant: 中国科学院计算技术研究所
IPC: G11C13/00 , G06F16/901
Abstract: 本发明提供一种基于阻变存储器的哈希硬件处理装置及方法，所有的源数据无需送往CPU进行哈希函数的计算，在RRAM中根据电流叠加效应即可完成哈希函数输入数据的操作，并在存储器中实现哈希表的建立，无需将大量的源数据送往CPU后再送回存储器中。本发明基于阻变存储器的数据处理将减少数据从存储器端向处理器端的数据搬运，尤其于对数据量大的应用来说，具有显著的性能优势和功耗优势。通过在RRAM存储器中利用RRAM存储单元可实现基于电流叠加原理实现的存储数据的累加功能，进行哈希表的建立，避免数据读取到CPU端进行计算后再写入哈希表，一方面减少大量数据从存储端向CPU端的搬运，减少对访存带宽的需求；另一方面可以提高哈希表建立和查询的执行效率，并降低处理功耗。
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