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公开(公告)号：CN112131529A
公开(公告)日：2020-12-25
申请号：CN202010999435.7
申请日：2020-09-22
Applicant: 南京大学
Abstract: 本申请公开一种基于E‑G两步法的配对交易协整关系加速验证方法，包括：获取待验证协整关系的两个时间序列；对其残差及所述残差的差分进行增广迪基福勒检验，其中：利用LDLT分解法求解最大滞后阶数对应的回归分析结果；根据所述最大滞后阶数对应的回归分析结果，获取全部滞后阶数对应的回归分析结果，得到对应的误差平方和；利用优化的赤池信息量准则公式，计算所述全部滞后阶数对应的赤池信息量准则函数值；选取最小的所述赤池信息量准则函数值对应的滞后阶数为最优滞后阶数；得到所述最优滞后阶数对应的回归系数。本申请针对传统算法中的多次应用普通最小二乘法算法进行算法强度缩减和近似计算，提高两个时间序列协整关系的验证速度。
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公开(公告)号：CN111800636A
公开(公告)日：2020-10-20
申请号：CN202010660030.0
申请日：2020-07-06
Applicant: 南京大学
IPC: H04N19/42
Abstract: 本发明公开了一种基于卷积自动编码算法的图像压缩硬件加速器装置。本装置主要由控制单元，逻辑计算加速单元和存储单元三大部分组成。控制单元主要包含对逻辑计算加速单元的控制和对存储单元的控制；逻辑计算加速单元包含复用处理器、周期并行卷积计算单元和计算单元组成的卷积计算阵列；存储单元包括像素存储器、权值存储器、结果存储器和片外动态存储器。本装置对于图像压缩的加速主要为：针对图像特点做出的卷积拆分；增加计算并行度；周期性的卷积控制。由于本装置的周期性卷积拆分和高并行度的工作特点，可以非常有效地利用卷积自动编码算法，针对图像进行压缩处理加速，避免过多的硬件资源消耗，具有一定创新性。
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公开(公告)号：CN111340207A
公开(公告)日：2020-06-26
申请号：CN202010138180.5
申请日：2020-03-03
Applicant: 南京大学
Abstract: 本申请提供了一种浮点数的转换方法及装置。所述方法包括：对第一浮点数进行分析，确定第一浮点数中第一符号段的值、组织段的值、第一指数段的值和第一尾数段的值，据此分别确定第二符号段的值、第二指数段的值和第二尾数段的值，再将第二符号段的值、第二指数段的值和第二尾数段的值，以二进制码的形式组合成IEEE 754数据格式的第二浮点数。如此，能够实现将posit数据格式的浮点数转换为IEEE 754数据格式的浮点数。
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公开(公告)号：CN111291323A
公开(公告)日：2020-06-16
申请号：CN202010095448.1
申请日：2020-02-17
Applicant: 南京大学
Abstract: 本申请公开了一种基于脉动阵列的矩阵乘法处理器及其数据处理方法，该矩阵乘法处理器包括由多个基本运算单元排布而成脉动阵列，多个权重输入通道以及数据输入通道，脉动阵列中每一列的任意两个相邻基本运算单元之间通过D触发器相连，D触发器用于根据时钟信号进行数据的的存储及传递，权重输入通道以及数据输入通道分别用于按照时钟信号，将权重数据输入至对应行中的每一个基本运算单元以及将激活数据输入至脉动阵列中每一列底端基本运算单元的数据输入接口。当权重数据和激活数据在时钟信号的控制下广播时，无需额外的控制信号，D触发器便可同时进行数据的存储以及传递，有效减少控制信号的数量，降低矩阵乘法处理器的布线复杂度。
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公开(公告)号：CN111290732A
公开(公告)日：2020-06-16
申请号：CN202010138191.3
申请日：2020-03-03
Applicant: 南京大学
Abstract: 本申请提供了一种基于posit数据格式的浮点数的乘法运算电路。该电路包括数据输入单元101、第一解码器102、第二解码器103、乘法器104、MSB单元105、加法器106、编码器107和多路选择器108，通过电路中各元件的协同，实现基于posit数据格式的浮点数的乘法运算。本申请实施例中，采用posit数据格式进行乘法运算，则可以在0附近保证精度的同时，又可以很大程度的减少数据位宽，从而减少神经网络的训练时间，也降低了对于存储，位宽等资源的需求。
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Patent Agency Ranking
公开(公告)号：CN106951212B
公开(公告)日：2019-11-26
申请号：CN201710151782.2
申请日：2017-03-10
Applicant: 南京大学
IPC: G06F7/57
Abstract: 本发明公开了一种高速、低功耗、省面积的极化码解码器中f、g运算单元的硬件架构。该架构有一个g运算的加/减控制信号，指示电路执行g运算中的加法或减法运算；另有一个f/g运算控制信号，指示电路输出f或g运算的结果。该架构包含加法器，减法器，比较器，求补单元，并行化地计算出两数之和、差、差的相反数，并根据两数的符号位、相对大小以及f/g控制信号、g运算的加/减控制信号的不同组合情况，从多个候选数据中选出一个作为最终结果。该架构输入输出均为二进制原码形式，避免了多次不同二进制数表示方法之间的转换，大大缩短了f/g运算单元硬件架构的关键路径，减小了功耗和面积开销，使本发明在下一代移动通信中具有广泛的运用前景。
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公开(公告)号：CN109560821A
公开(公告)日：2019-04-02
申请号：CN201811413219.9
申请日：2018-11-21
Applicant: 南京大学
IPC: H03M13/11
Abstract: 本发明涉及一种通用的适用于QC-LDPC码的硬判决比特翻转译码器。该译码器的主要模块包括变量节点单元、校验节点单元和翻转指示器。借助于QC-LDPC码的规则性，变量节点单元采用了部分移位结构，降低了对存储资源的消耗。校验节点单元采用了树形结构，减少了计算延迟。在翻转指示器中，将数据表示为one-hot的方式，并且减少了最大值查找单元的输入数目，进而大幅降低了硬件资源消耗。本发明的译码器可满足目前绝大多数比特翻转算法的计算要求，可用于实现更加复杂的算法。由于合理的设计，相较于目前所公开的比特翻转译码器，本发明的译码器需要更少的面积和功耗，并且能够提供更高的吞吐率。
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公开(公告)号：CN108173550A
公开(公告)日：2018-06-15
申请号：CN201711499748.0
申请日：2017-12-27
Applicant: 南京大学
Abstract: 本发明公开了一种适用于几乎所有非二进制LDPC(NB‑LDPC)译码方法的通用简化方法，该方法称作基于双阈值的收缩方法(dual‑threshold based shrinking method，DTBS)。该方法中主要利用两个阈值，将信道输入的可靠度信息在初始化阶段进行截断，得到了两个不完整的伽罗华域：一个用于限制整体计算的范围，另一个用于校验节点计算的简化。之后的迭代计算中，所有的步骤只对保留的符号和其可靠度上操作。当阈值选择合适的情况下，在保证所采用的译码方法的性能不损失的情况下，计算复杂度能够得到大幅降低，通常在原基础上的一半以上。
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公开(公告)号：CN107645287A
公开(公告)日：2018-01-30
申请号：CN201710396331.5
申请日：2017-05-24
Applicant: 南京大学
Abstract: 本发明公开了一种基于6并行快速有限冲激响应滤波器级联结构的尺寸可配置卷积硬件实现，该结构可以完成3*3、5*5、7*7和11*11四种尺寸的卷积计算，降低卷积计算复杂度，并在6并行结构下提高吞吐率。本发明先介绍了2并行与3并行快速FIR滤波器算法结构，然后根据2并行结构级联3并行子结构的方式产生6并行快速FIR滤波器算法(FFA)。在6并行FFA基础上，运用可配置子滤波器，设计了可以完成3*3、5*5、7*7和11*11四种尺寸卷积计算的快速卷积硬件架构。相比于传统的6并行FIR滤波器，在相同的吞吐率条件下，本算法可以在增加一些加法操作基础上同时节省50％的乘法操作。而由于在硬件实现上，乘法器的面积和功耗远大于加法器，因此本架构可以节省50％的面积和功耗。可以将本发明运用在需要多种典型尺寸(3*3、5*5、7*7和11*11)卷积计算的场合，例如卷积神经网络、视频图像处理、无线通信等，可以提高原始滤波器的有效吞吐量，或者降低原始滤波器的功耗。
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公开(公告)号：CN107633297A
公开(公告)日：2018-01-26
申请号：CN201710151826.1
申请日：2017-03-10
Applicant: 南京大学
Abstract: 本发明公开了一种基于并行快速FIR滤波器算法的卷积神经网络硬件加速器。本加速器主要由计算逻辑和存储单元两大部分构成，计算逻辑主要包含多用处理器，快速卷积单元以及由快速卷积单元构成的卷积计算阵列；存储单元包括像素存储器，权值缓存，附加存储器和片外动态存储器。本加速器可以在三个层面并行处理卷积神经网络的计算，分别是行(列)并行，层内并行和层间并行。由于本加速器可以适用在多种并行度的场合，所以可以非常高效地处理卷积神经网络的计算，并且能够达到可观的数据吞吐率。
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