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公开(公告)号：CN113572482B
公开(公告)日：2024-04-09
申请号：CN202110888982.2
申请日：2021-08-03
Applicant: 南京大学
Abstract: 本申请涉及数字信息传输技术领域，提供一种仅基于最小值的LDPC码最小和译码方法。在使用本申请所述译码方法前，需预构造一个码字本征函数f：引入一个易于获得的动态变量α，通过蒙特卡罗法构造和拟合得到次小值与最小值的差值δ和动态变量α之间的固定函数关系δ＝f(α)；然后运用本申请所述译码方法进行译码：在常规译码流程的校验节点更新阶段中，只求最小值，并利用最小值、本征函数f和实时获得的动态变量α′，动态计算次小值，再进行后续的常规译码流程。本申请中获取次小值的过程不同于常规译码，仅需一次加法，且次小值与最小值的差值是简单动态产生的，能在保证LDPC译码复杂度降低的同时，减少译码性能损失。
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公开(公告)号：CN117424609A
公开(公告)日：2024-01-19
申请号：CN202311461916.2
申请日：2023-11-06
Applicant: 南京大学
Abstract: 本发明提供了一种极化码译码方法，包括以下步骤：步骤1，采用剪枝的译码二叉树结构进行极化码译码；步骤2，对码率0节点R0、重复节点REP、码率1节点R1、单奇偶校验节点SPC、双重复节点BREP进行译码设定。本发明对特殊节点的快速译码方法进行了改进，与现有方案相比，本方案在保持纠错性能几乎不变的前提下，大幅减少了译码所需的时钟周期数，降低了译码时延，从而提高了译码器的吞吐量，提升了通信系统的实时性和灵活性，使其能够更快速地响应和处理数据。
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公开(公告)号：CN106951212B
公开(公告)日：2019-11-26
申请号：CN201710151782.2
申请日：2017-03-10
Applicant: 南京大学
IPC: G06F7/57
Abstract: 本发明公开了一种高速、低功耗、省面积的极化码解码器中f、g运算单元的硬件架构。该架构有一个g运算的加/减控制信号，指示电路执行g运算中的加法或减法运算；另有一个f/g运算控制信号，指示电路输出f或g运算的结果。该架构包含加法器，减法器，比较器，求补单元，并行化地计算出两数之和、差、差的相反数，并根据两数的符号位、相对大小以及f/g控制信号、g运算的加/减控制信号的不同组合情况，从多个候选数据中选出一个作为最终结果。该架构输入输出均为二进制原码形式，避免了多次不同二进制数表示方法之间的转换，大大缩短了f/g运算单元硬件架构的关键路径，减小了功耗和面积开销，使本发明在下一代移动通信中具有广泛的运用前景。
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公开(公告)号：CN116455409A
公开(公告)日：2023-07-18
申请号：CN202310440329.9
申请日：2023-04-23
Applicant: 南京大学
Abstract: 本发明提供了一种降低存储资源的极化码编码方法与装置，所述方法包括：只使用一块内存，采用地址二级映射进行极化码编码，所述采用地址二级映射进行极化码编码是指：在进行一列编码时，从内存中一地址读取该列的输入数据，编码完成后再写回到内存的原地址中，读地址和写地址相同。本发明在地址二级映射方案基础上构造了极化码编码装置，与传统编码装置相比，可有效降低硬件资源消耗，此处专指存储单元所需面积减少一半；任意码长的极化码，只要其母码长度N、计算单元并行度P均为2的幂次，都可采用本发明中的地址二级映射方案来实现极化码编码装置。
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公开(公告)号：CN114785356A
公开(公告)日：2022-07-22
申请号：CN202210541237.5
申请日：2022-05-18
Applicant: 南京大学
Abstract: 本发明公开了一种减少路径分裂的极化码列表连续消除(SCL)译码方法，属于信道编码技术领域。该方法能够在尽量保证译码性能不损失的同时，减少SCL译码时的分裂次数，从而减少译码的计算量。该方法的特征在于：找出一个码字的最后一位冻结位，在此冻结位之后的x位信息位序列尾部由高位向低位选出y位，采用SC译码方法(不分裂)，其他位采用SCL译码方法(分裂)。这种译码方式减少了SCL译码分裂次数，性能却没有显著下降，使本发明具有广泛的运用前景。
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Patent Agency Ranking
公开(公告)号：CN106940638B
公开(公告)日：2020-04-24
申请号：CN201710151784.1
申请日：2017-03-10
Applicant: 南京大学
IPC: G06F7/57
Abstract: 本发明公开了一种新型的高速、低功耗、省面积的二进制有符号数的原码加/减运算单元的硬件架构。该架构有一个加/减控制信号，能够指示电路执行加法运算或减法运算。输入两个二进制有符号数的原码，在的加/减控制信号指示下，该硬件架构能够快速地计算出对应的两数的和或差，并仍然以原码的形式呈现。本发明主要包含了加法器，减法器，比较器，求补单元和数据选择器，接近并行化地计算出两数之和、差以及差的相反数，并根据两数的符号位、相对大小以及加/减控制信号的不同组合情况，迅速地从两数之和、差以及差的相反数三者中筛选出一个作为最终的结果。本发明通过优化计算方法，大大缩短了二进制原码加/减运算单元硬件架构的关键路径，并降低了功耗，减小了面积开销，使本发明具有广泛的运用前景。
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公开(公告)号：CN116961836A
公开(公告)日：2023-10-27
申请号：CN202310971642.5
申请日：2023-08-03
Applicant: 南京大学
Abstract: 本发明提供了一种5G LDPC码译码方法与装置，所述译码方法为：首先对5GLDPC码的校验矩阵按照提升值进行分层，然后根据行层度数、首两列邻接数和二阶行层度数这三个指标确定优化的层更新顺序。在分层译码调度中，按照前述优化的层更新顺序进行译码，可以提升5G LDPC码的纠错性能、加快译码的收敛速度。所述译码装置即采用了前述优化的层更新顺序的译码装置，该译码装置包括了控制模块、内存模块和计算模块。控制模块内记录了前述优化的层更新顺序，用于控制译码装置按照优化的层更新顺序从内存模块中读取相应层的数据，并输送到计算模块进行译码。
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公开(公告)号：CN113572482A
公开(公告)日：2021-10-29
申请号：CN202110888982.2
申请日：2021-08-03
Applicant: 南京大学
Abstract: 本申请涉及数字信息传输技术领域，提供一种仅基于最小值的LDPC码最小和译码方法。在使用本申请所述译码方法前，需预构造一个码字本征函数f：引入一个易于获得的动态变量α，通过蒙特卡罗法构造和拟合得到次小值与最小值的差值δ和动态变量α之间的固定函数关系δ＝f(α)；然后运用本申请所述译码方法进行译码：在常规译码流程的校验节点更新阶段中，只求最小值，并利用最小值、本征函数f和实时获得的动态变量α′，动态计算次小值，再进行后续的常规译码流程。本申请中获取次小值的过程不同于常规译码，仅需一次加法，且次小值与最小值的差值是简单动态产生的，能在保证LDPC译码复杂度降低的同时，减少译码性能损失。
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公开(公告)号：CN114978197A
公开(公告)日：2022-08-30
申请号：CN202210541236.0
申请日：2022-05-18
Applicant: 南京大学
IPC: H03M13/13
Abstract: 本发明公开了一种极化码特殊形式节点的快速译码方法。设极化码的某一节点的叶节点所对应的比特位为(u0，u1，...，uN‑1)，其中N＝2n，若其符合u0，u1，...，uN/2‑2，uN/2，uN/2+1，...，uN‑2均为冻结比特，仅有uN/2‑1，uN‑1为信息比特，称此节点为双重复(Binary Repetition，BI‑REP)节点。本方法可以绕过原始的串行抵消(SC)译码过程，直接估计码字比特，无需对BI‑REP节点的子节点进行访问，在避免大量计算的同时降低译码延时。并且该方法与传统的对子节点全部访问的方法是完全等价的，不会引起任何译码性能损失。上述优势使本发明具有广泛的应用前景。
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公开(公告)号：CN106951212A
公开(公告)日：2017-07-14
申请号：CN201710151782.2
申请日：2017-03-10
Applicant: 南京大学
IPC: G06F7/57
Abstract: 本发明公开了一种高速、低功耗、省面积的极化码解码器中f、g运算单元的硬件架构。该架构有一个g运算的加/减控制信号，指示电路执行g运算中的加法或减法运算；另有一个f/g运算控制信号，指示电路输出f或g运算的结果。该架构包含加法器，减法器，比较器，求补单元，并行化地计算出两数之和、差、差的相反数，并根据两数的符号位、相对大小以及f/g控制信号、g运算的加/减控制信号的不同组合情况，从多个候选数据中选出一个作为最终结果。该架构输入输出均为二进制原码形式，避免了多次不同二进制数表示方法之间的转换，大大缩短了f/g运算单元硬件架构的关键路径，减小了功耗和面积开销，使本发明在下一代移动通信中具有广泛的运用前景。
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