公开(公告)号：CN107633297A

公开(公告)日：2018-01-26

申请号：CN201710151826.1

申请日：2017-03-10

Applicant: 南京大学

Inventor： 王中风 ,  王稷琛 ,  林军

IPC: G06N3/06 ,  G06N3/063

Abstract: 本发明公开了一种基于并行快速FIR滤波器算法的卷积神经网络硬件加速器。本加速器主要由计算逻辑和存储单元两大部分构成，计算逻辑主要包含多用处理器，快速卷积单元以及由快速卷积单元构成的卷积计算阵列；存储单元包括像素存储器，权值缓存，附加存储器和片外动态存储器。本加速器可以在三个层面并行处理卷积神经网络的计算，分别是行(列)并行，层内并行和层间并行。由于本加速器可以适用在多种并行度的场合，所以可以非常高效地处理卷积神经网络的计算，并且能够达到可观的数据吞吐率。

公开(公告)号：CN106936406A

公开(公告)日：2017-07-07

申请号：CN201710151783.7

申请日：2017-03-10

Applicant: 南京大学

Inventor： 王中风 ,  王稷琛 ,  林军

IPC: H03H17/06 ,  H03H17/00

Abstract: 本发明公开了一种5并行快速有限冲击响应(FIR)滤波器及其相应的硬件架构。5并行快速FIR滤波器是用来实现抽头系数为5的FIR滤波器的并行化，同时降低计算复杂度。本发明先从理论上推导了5并行快速FIR滤波器算法(FFA)，然后根据5并行FFA，设计出相应的5并行快速卷积硬件架构。由于重复使用了原始滤波器中的硬件单元，相比于传统的5抽头FIR滤波器算法，在相同的吞吐率条件下，本算法可以在增加一些加法操作基础上同时节省40％的乘法操作。而由于在硬件实现上，乘法器的面积和功耗远大于加法器，因此本架构可以节省40％的面积和功耗。将本发明运用在需要5并行FIR滤波器的场合，例如卷积神经网络、视频图像处理、无线通信等，可以提高原始滤波器的有效吞吐量，或者降低原始滤波器的功耗。