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公开(公告)号：CN114420760A
公开(公告)日：2022-04-29
申请号：CN202210311019.2
申请日：2022-03-28
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/08 , H01L21/336
Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路。晶体管包括：衬底；第一阱区，形成于衬底内，具有第一导电类型；第二阱区，形成于第一阱区两侧，具有第二导电类型；体区，体区一部分形成于第一阱区内，另一部分突出于第一阱区的上表面，体区具有第一导电类型；漂移区，形成于体区的两侧，包括靠近体区的第一台阶和远离体区的第二台阶，第一台阶的上表面突出于第一阱区的表面，第二台阶的上表面与第一阱区的表面齐平，漂移区具有第二导电类型；源极，形成于体区的上表面；漏极，形成于第二台阶的上表面；栅极，形成于体区和第一台阶的上表面。通过本发明提供的晶体管能够增加耗尽区的面积，分担部分的表面电场，提高击穿电压。
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公开(公告)号：CN114361244A
公开(公告)日：2022-04-15
申请号：CN202210270476.1
申请日：2022-03-18
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
IPC: H01L29/08 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种LDMOSFET器件、制作方法及芯片，属于芯片领域。所述LDMOSFET器件包括：半导体衬底、栅极、源极区、漏极区、体区以及漂移区，所述体区以及漂移区形成在所述半导体衬底内，所述栅极形成在半导体衬底的上方，且一端与所述体区相连，另一端位于所述漂移区上方，所述源极区形成在所述体区内且位于栅极的一侧；所述漏极区形成在所述栅极的另一侧，所述漏极区形成在所述半导体衬底上方与所述漂移区相接。该LDMOSFET器件将漏极区设置在半导体衬底的上方，不占漂移区的部分区域，不影响漂移区击穿电压的提升效果，不增加导通电阻。
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公开(公告)号：CN114220846A
公开(公告)日：2022-03-22
申请号：CN202210159448.2
申请日：2022-02-22
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明实施例提供一种LDMOSFET、制备方法及芯片和电路，所述LDMOSFET包括：衬底，所述衬底上设有埋层；所述埋层上方设有外延层；所述外延层上方设有N型阱；所述N型阱上方依次设有第一P型体区、N型漂移区和第二P型体区；所述N型漂移区的中间设有间隙，所述间隙的深度小于所述N型漂移区的深度。所述LDMOSFET不仅有效的缩小了器件的尺寸，还大大提升了器件的性能。
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公开(公告)号：CN113707558B
公开(公告)日：2022-02-08
申请号：CN202111257655.3
申请日：2021-10-27
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06 , H01L29/40 , G03F1/00
Abstract: 本申请涉及半导体集成电路技术领域，具体地涉及一种用于制备高压LDMOS器件的方法及器件，包括提供第二导电类型的衬底；在衬底的中形成第一导电类型的漂移区与第二导电类型的体区；在漂移区上生长场氧化物；形成覆盖于漂移区的一部分和体区的一部分的栅介质层；在栅介质层上形成栅电极；在体区表面形成源区；以及在漂移区表面形成漏区；其中，使用局部线性掺杂工艺对第一选定区域注入第一导电类型离子，使用掩膜版调节漂移区的离子掺杂浓度，以使得漂移区中的第一子区域和第二子区域中的离子掺杂浓度降低从而第一子区域和第二子区域的离子掺杂浓度相对于漂移区中的第一子区域和第二子区域之外的其他子区域的离子掺杂浓度呈现非线性特征。
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公开(公告)号：CN119545855A
公开(公告)日：2025-02-28
申请号：CN202411404024.3
申请日：2024-10-09
Applicant: 北京智芯微电子科技有限公司
Abstract: 本申请公开了一种非对称型混合多栅半导体器件及其制作方法、芯片，属于半导体技术领域。所述非对称型混合多栅半导体器件包括：衬底，包括第一高压阱区，第一高压阱区中设有沿目标方向依次连接的漏极区、第一漂移区和第二漂移区，第二漂移区的掺杂浓度大于第一漂移区的掺杂浓度；第二漂移区中的阱区中设有沿目标方向相间隔的第一源极区和第二源极区，第一源极区靠近第一漂移区一侧的阱区构成第一沟道区，第二源极区底部的阱区构成第二沟道区；第一栅极结构，覆盖第一沟道区；第二栅极结构，位于第一高压阱区内，且覆盖第二沟道区。本申请能够在提高器件的过电流能力的同时，维持了较小的器件面积，保证了器件集成度。
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Patent Agency Ranking
公开(公告)号：CN119521738A
公开(公告)日：2025-02-25
申请号：CN202411532104.7
申请日：2024-10-30
Applicant: 北京智芯微电子科技有限公司
Abstract: 本发明涉及半导体领域，提供一种延伸漏极MOS器件及制造方法、芯片。所述延伸漏极MOS器件包括：衬底、P型阱区、N型深阱区、浅槽隔离区、源区、漏区及栅极，浅槽隔离区包括第一浅槽隔离区、第二浅槽隔离区以及第三浅槽隔离区，第一浅槽隔离区位于栅极与漏区之间，第二浅槽隔离区位于漏区与衬底接口之间，第三浅槽隔离区位于源区与衬底接口之间；N型深阱区位于第一浅槽隔离区及漏区的下方，N型深阱区内设有第二P型阱区，第二P型阱区与第一浅槽隔离区纵向相接。本发明将内部有P型阱区的N型深阱区作为漂移区结构，提升了器件的击穿电压和安全工作区，该器件的制造方法与CMOS工艺完全兼容，降低了制造成本。
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公开(公告)号：CN117852462B
公开(公告)日：2025-02-18
申请号：CN202311550020.1
申请日：2023-11-20
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: G06F30/367 , G06F119/02 , G06F119/04 , G06F111/08 , G06F111/10 , G06F119/14 , G06F119/08
Abstract: 本申请公开可靠性仿真方法、可靠性仿真装置、仿真设备及非易失性计算机可读存储介质。方法包括获取电磁干扰信号的周期性干扰信号；对获取的电磁干扰信号周期性干扰信号进行高斯混合模拟，以获取高斯混合干扰信号时域函数；根据高斯混合干扰信号时域函数和预设加速因子模型，将周期性干扰信号转换为矩形脉冲信号，预设加速因子模型为正常工况下的预期失效时间和具有预设加速应力条件下的真实失效时间的比值，预设加速因子模型满足退化一致性条件；及将矩形脉冲信号作为输入边界条件，输入到预设的仿真软件仿真预设次数，以输出待仿真晶体管的退化率，退化率配置为表征待仿真晶体管的可靠性。如此，仿真结果可准确地反映待仿真晶体管的可靠性。
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公开(公告)号：CN117316931B
公开(公告)日：2024-02-06
申请号：CN202311610520.X
申请日：2023-11-29
Applicant: 北京智芯微电子科技有限公司
Abstract: 本发明涉及芯片技术领域，公开了一种隔离电容以及隔离电容的制备方法。所述隔离电容包括：设于基底上的下极板；设于所述下极板上的第一绝缘介质；设于所述第一绝缘介质内的金属层，其中所述金属层的边缘为平滑曲面结构，以及所述平滑曲面结构与所述金属层的配合面为切面；以及设于所述第一绝缘介质上的上极板，其中所述上极板与所述金属层经由金属通道相连。本发明至少部分解决隔离电容的上极板的金属末端尖角及侧边放电问题，同时将上极板的高电压、强电场引入到二氧化硅体内，避免不同介质层界面处（易击穿点）发生击穿导致器件失效的问题。
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公开(公告)号：CN117316930A
公开(公告)日：2023-12-29
申请号：CN202311609661.X
申请日：2023-11-29
Applicant: 北京智芯微电子科技有限公司
Abstract: 本发明涉及芯片技术领域，公开了一种隔离电容以及隔离电容的制备方法。所述隔离电容包括：设于下极板上的第一绝缘介质；设于第一绝缘介质上的绝缘介质夹层，其中绝缘介质夹层包括第二、第三绝缘介质，第二绝缘介质的上表面具有凸起结构；设于绝缘介质夹层内且位于凸起结构上的金属层，其中金属层的边缘为平滑曲面结构，平滑曲面结构的配合面为切面，以及金属层与其边缘的平滑曲面结构一体成型；以及设于绝缘介质夹层上的上极板，其中上极板与金属层经由金属通道相连。本发明至少部分解决隔离电容的上极板的金属末端尖角及侧边放电问题，同时将上极板的高电压、强电场引入到二氧化硅体内，避免不同介质层界面处发生击穿导致器件失效的问题。
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公开(公告)号：CN117313625A
公开(公告)日：2023-12-29
申请号：CN202311605343.6
申请日：2023-11-29
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 北京航空航天大学
IPC: G06F30/367 , G01R31/26 , G01N33/2022 , G06F119/04
Abstract: 本发明提供一种MOS器件寿命预测方法、装置和电子设备，属于半导体器件技术领域。方法包括：基于对正常环境的MOS器件进行加速退化试验的试验结果获取关键电参数退化曲线；基于关键电参数退化曲线确定MOS器件的试验寿命；对正常环境的MOS器件进行可靠性仿真，基于仿真结果获取第一栅氧界面缺陷浓度退化曲线；基于第一栅氧界面缺陷浓度退化曲线与试验寿命，确定目标栅氧界面缺陷浓度；对电磁干扰环境的MOS器件进行可靠性仿真，基于仿真结果获取第二栅氧界面缺陷浓度退化曲线；基于第二栅氧界面缺陷浓度退化曲线与目标栅氧界面缺陷浓度，确定电磁干扰环境下MOS器件的预测寿命。本发明解决电磁干扰下MOS器件寿命难评估的缺陷。
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