公开(公告)号：CN110459602A

公开(公告)日：2019-11-15

申请号：CN201910819933.6

申请日：2019-08-31

Applicant: 电子科技大学

Inventor： 章文通 ,  何俊卿 ,  杨昆 ,  王睿 ,  张森 ,  乔明 ,  张波 ,  李肇基

IPC: H01L29/40 ,  H01L21/28

Abstract: 本发明提供一种具有纵向浮空场板的器件及制造方法，第一介质氧化层和浮空场板多晶硅电极构成纵向浮空场板，且第一介质氧化层包围浮空场板多晶硅电极，所述纵向浮空场板分布在整个第二导电类型漂移区中，形成纵向浮空场板阵列；本发明在器件关态引入全域MIS耗尽机制，浮空纵向场板在N型半导体材料中积累电子，在P型半导体材料中积累空穴；当纵向浮空场板插入衬底时，场板能同时对第一导电类型半导体衬底和第二导电类型漂移区进行耗尽，使得器件漂移区与衬底的电荷平衡部分独立，并通过金属条形成体内等势环以调制电场，提高器件耐压，同时，在器件开态时，浮空场板表面能够形成积累层，降低比导通电阻，并提高饱和电流。

公开(公告)号：CN110444591A

公开(公告)日：2019-11-12

申请号：CN201910819845.6

申请日：2019-08-31

Applicant: 电子科技大学

Inventor： 章文通 ,  何俊卿 ,  杨昆 ,  王睿 ,  乔明 ,  王卓 ,  张波 ,  李肇基

IPC: H01L29/423 ,  H01L29/78 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331

Abstract: 本发明提供一种具有低比导通电阻的槽型器件及制造方法，包括第一导电类型衬底，第一导电类型漂移区，第一导电类型源极接触区，第二导电类型阱区，第二导电类型源端接触区，源极金属接触，第一介质氧化层，第二介质氧化层，第三介质氧化层，第四介质氧化层，控制栅多晶硅电极、分离栅多晶硅电极；本发明充分发掘深槽结构的三维耗尽能力，提出在z方向具有深槽和浅槽交替分布的槽型器件结构，利用深槽对额外的第一导电类型漂移区进行耗尽，保持器件耐压的稳定，同时，额外的第一导电类型漂移区在开态时为器件提供了更多的导电通路，减小器件的比导通电阻。

公开(公告)号：CN110429130A

公开(公告)日：2019-11-08

申请号：CN201910819875.7

申请日：2019-08-31

Applicant: 电子科技大学

Inventor： 章文通 ,  何俊卿 ,  王睿 ,  杨昆 ,  乔明 ,  王卓 ,  张波 ,  李肇基

IPC: H01L29/06 ,  H01L29/78 ,  H01L29/739

Abstract: 本发明提供一种电荷平衡的槽型器件终端结构，包括有源区末端结构和终端区结构；有源区末端结构包括：第一导电类型衬底，第一导电类型漂移区，第一导电类型源极接触区，第二导电类型阱区，第二导电类型源端接触区，源极金属接触，第一介质氧化层，控制栅多晶硅电极；所述终端区结构包括：第二介质氧化层、第三介质氧化层、第一终端多晶硅电极、第二终端多晶硅电极；有源区深槽末端为弧形，且/或者所述第一道终端深槽靠近有源区一侧与有源区深槽末端正对处为弧形，本发明缓解有源区深槽末端和第一道终端深槽之间的曲率效应，优化电荷平衡，克服了传统结构在该处由于三维耗尽效应而导致的提前击穿问题，提高器件的耐压。

公开(公告)号：CN106409914B

公开(公告)日：2019-08-23

申请号：CN201611039667.8

申请日：2016-11-11

Applicant: 电子科技大学

Inventor： 乔明 ,  方冬 ,  程诗康 ,  张波

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

Abstract: 本发明提供一种隔离型LDMOS结构及其制造方法，包括集成在同一P型衬底基片上的隔离槽结构和LDMOS结构；隔离槽结构位于P型衬底及其上方的N型外延层内、LDMOS结构的第二P型重掺杂区和第一P型扩散阱区之间，隔离槽结构包括至少一个槽、槽内部的填充介质、第一P区、第一氧化层，槽上表面为LDMOS的第三氧化层；本发明通过在部分衬底注入与衬底材料掺杂类型相同的半导体杂质的方式，使得形成的隔离槽底部有一个P型区，改变靠近源端的电场分布，提高漂移区掺杂浓度，进而提高器件耐压和降低比导通电阻，进一步优化了比导通电阻与击穿电压关系，外延形成的N型外延层浓度分布均匀性更优。

公开(公告)号：CN109698194A

公开(公告)日：2019-04-30

申请号：CN201811617793.6

申请日：2018-12-28

Applicant: 电子科技大学

Inventor： 乔明 ,  齐钊 ,  梁龙飞 ,  何林蓉 ,  张发备 ,  童成伟 ,  张波

IPC: H01L27/02

Abstract: 本发明提供一种用于ESD防护的肖特基钳位SCR器件，包括：P型衬底、p阱区和n阱区，在p阱区内部第一n+注入层与第一p+注入层，在n阱区内部的第三n+注入层及第二p+注入层，跨接在n阱区和p阱区之间的用于降低击穿电压的第二n+注入层，第一金属孔与第三n+注入层相接触，第二金属孔与第二p+注入层相接触，第三金属孔与第一p+注入层相接触，第四金属孔与第一n+注入层相接触，第五金属孔直接与p阱区相接形成肖特基接触，构成肖特基二极管；本发明利用附加的肖特基二极管对SCR结构内部的正反馈过程进行削弱，使SCR的电流正反馈有减弱的趋势，从而使得SCR维持电压上升，提高器件的抗闩锁能力。

公开(公告)号：CN106252393B

公开(公告)日：2019-04-12

申请号：CN201610728924.2

申请日：2016-08-25

Applicant: 电子科技大学

Inventor： 乔明 ,  李成州 ,  于亮亮 ,  肖倩倩 ,  张波

IPC: H01L29/41 ,  H01L29/78

Abstract: 本发明提供一种横向高压功率器件的结终端结构，包括直线结终端结构和曲率结终端结构；曲率结终端结构包括漏极N+接触区、N型漂移区、P型衬底、栅极多晶硅、栅氧化层、P‑well区、源极P+接触区；曲率结终端结构中的N+接触区、栅极多晶硅、栅氧化层、分别与直线结终端结构中的N+接触区、栅极多晶硅、栅氧化层相连并形成环形结构，N型漂移区由内边界向外边界分成21、22….2NN个子区域，漏极N+接触区包围子区域21、22….2N，由于本发明的结构曲率结终端部分的N型漂移区与P型衬底交界处的N型掺杂浓度相比传统结构要降低许多，所以P型衬底能更有效的耗尽N型漂移区，所以器件的耐压得到更好优化。

公开(公告)号：CN109411541A

公开(公告)日：2019-03-01

申请号：CN201811290760.5

申请日：2018-10-31

Applicant: 电子科技大学

Inventor： 周锌 ,  赵凯 ,  马阔 ,  王睿迪 ,  乔明 ,  张波

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/40 ,  H01L29/06

Abstract: 本发明提供一种具有低比导通电阻的横向高压器件，包括第二型掺杂杂质半导体衬底、第一型掺杂杂质漂移区、第二型掺杂杂质阱区、第二型掺杂杂质接触区、第一型掺杂杂质源区、第一型掺杂杂质阱区、第一型掺杂杂质漏区、介质层、多晶硅栅、源极金属和漏极金属；在所述第二型掺杂杂质阱区到第一型掺杂杂质阱区之间区域的正上方及左右两侧的介质层中还设置有n个电极，n≥2，n个电极中任意两电极在第二型掺杂杂质阱区到第一型掺杂杂质阱区的方向上的投影之间有间隔，且每个电极偏置在固定不同的电位，本发明提供的横向高压器件可在提高器件耐压的同时降低器件的导通电阻，有效缓解了横向高压器件导通电阻与耐压之间的矛盾。

公开(公告)号：CN109103182A

公开(公告)日：2018-12-28

申请号：CN201810972070.1

申请日：2018-08-24

Applicant: 电子科技大学

Inventor： 乔明 ,  肖家木 ,  齐钊 ,  何林蓉 ,  梁龙飞 ,  梁旦业 ,  张波

IPC: H01L27/02

Abstract: 本发明提供一种双向ESD防护器件，包括：P型衬底、N型外延、NTOP层、第一PWELL区、第一N+接触区、第一P+接触区、第一NTOP层、第二PWELL区、第二N+接触区、第二P+接触区、第二NTOP层，第一N+接触区、第一P+接触区通过金属短接形成金属阳极，第二N+接触区、第二P+接触区通过金属短接形成金属阴极；本发明通过在N型外延层上方引入NTOP层改变电流分布，使器件IV曲线呈现出多次snapback的特性，提高器件在ESD脉冲电流下的鲁棒性；为避免器件发生闩锁，可以通过调整NTOP层与第一PWELL区、第二PWELL区之间的间距来调节维持电流。

公开(公告)号：CN109087952A

公开(公告)日：2018-12-25

申请号：CN201810967667.7

申请日：2018-08-23

Applicant: 电子科技大学

Inventor： 章文通 ,  叶力 ,  何俊卿 ,  林祺 ,  李珂 ,  李洁 ,  乔明 ,  张波

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明提供一种具有低比导通电阻的分离栅VDMOS器件及其制造方法，包括第一导电类型衬底、第一导电类型漂移区、第一导电类型buffer层、第二导电类型阱区、第一导电类型源端接触区以及第二导电类型接触区，元胞两侧设有伸入到第一导电类型漂移区内的深槽，深槽内的第一介质氧化层、第二介质氧化层和第三介质氧化层封闭第一多晶硅，第三介质氧化层和第四介质氧化层封闭第二多晶硅，源极金属接触位于两个第一介质氧化层之间，本发明通过引入高掺杂浓度的第一导电类型Buffer层，在缓解固有JFET效应的同时，扩展电流路径并提高了局部载流子浓度，从而增大器件导通电流，减小导通电阻。

公开(公告)号：CN108598166A

公开(公告)日：2018-09-28

申请号：CN201810395835.X

申请日：2018-04-27

Applicant: 电子科技大学

Inventor： 章文通 ,  蒲松 ,  叶力 ,  赖春兰 ,  乔明 ,  李肇基 ,  张波

IPC: H01L29/78 ,  H01L29/06

Abstract: 本发明提供一种基于超结自隔离的耗尽型增强型集成功率器件及其制造方法，其元胞结构包括第一掺杂类型衬底，第一掺杂类型衬底上设置有增强型超结MOSFET、耗尽型超结MOSFET和一个隔离结构，两种超结MOSFET器件共用漏极，隔离结构设置于增强型超结MOSFET和耗尽型超结MOSFET之间；本发明在传统的集成功率器件中引入介质岛与超结，介质岛可以作为掩模板通过自对准形成耗尽型沟道，在传统的耗尽型功率器件工艺流程的基础上节省一张版次，介质岛位于两个相邻的第二掺杂类型阱区之间的上表面位置，可以有效降低增强型超结MOSFET器件的栅电容，进一步改善增强型超结功率器件的开关特性。