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公开(公告)号:CN113810169A
公开(公告)日:2021-12-17
申请号:CN202110143171.X
申请日:2021-02-02
Applicant: 三星电子株式会社
Abstract: 公开了同态加密装置及其密文算术方法。所述同态加密装置包括重新加密参数生成电路、重新加密电路和算术电路。重新加密参数生成电路被配置为:基于包括关于多个密文之间的算术调度的信息的算术场景,生成包括分别针对所述多个密文的多个重新加密等级的重新加密参数。重新加密电路被配置为:基于重新加密参数,通过将所述多个密文中的每个重新加密到相应的重新加密等级,来生成多个重新加密的密文。算术电路被配置为:根据算术场景,通过经由使用所述多个重新加密的密文执行操作来输出算术结果。
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公开(公告)号:CN113609495A
公开(公告)日:2021-11-05
申请号:CN202110399828.9
申请日:2021-04-14
Applicant: 三星电子株式会社
Abstract: 提供了一种同态加密处理设备,该同态加密处理设备包括被配置成基于领域信息生成密文运算级别信息的处理电路。领域信息表示应用同态加密处理的技术领域。密文运算级别信息表示在没有自举过程的情况下同态密文之间的乘法运算的最大数量。处理电路还被配置成基于密文运算级别信息选择和输出同态加密参数。处理电路还被配置成基于同态加密参数执行同态加密、同态解密和同态运算中的一个。同态加密处理设备可以根据基于领域信息确定的密文运算级别信息自适应地生成同态加密参数,并且可以基于同态加密参数执行同态加密、同态解密和同态运算。
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公开(公告)号:CN113138948A
公开(公告)日:2021-07-20
申请号:CN202011343822.1
申请日:2020-11-25
Applicant: 三星电子株式会社
Abstract: 提供了存储控制器、存储系统及操作存储控制器的方法。所述存储控制器包括并行输入通道、错误估计单元、判决单元、纠错单元和选择单元,所述并行输入通道被配置为用于同时从基本冗余存储器接收多个数据。所述错误估计单元通过估计所述多个数据的错误水平来生成错误信息。所述判决单元对所述多个数据执行逻辑运算以生成运算数据。所述纠错单元通过纠正所述运算数据的错误来生成纠错数据。所述选择单元基于所述错误信息选择所述运算数据和所述纠错数据之一。
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公开(公告)号:CN113053441A
公开(公告)日:2021-06-29
申请号:CN202011410313.6
申请日:2020-12-04
Applicant: 三星电子株式会社
Abstract: 公开了存储装置和存储装置的操作方法。一种存储装置包括非易失性存储器装置和存储器控制器。存储器控制器基于第一读取命令从非易失性存储器装置接收第一数据,并且对第一数据执行错误校正。当错误校正失败时,存储器控制器将第二读取命令和第二读取电压信息发送至非易失性存储器装置,从非易失性存储器装置接收第二数据,将第三读取命令和第三读取电压信息发送至非易失性存储器装置,以及从非易失性存储器装置接收第三数据。存储器控制器基于第二数据和第三数据调整偏移,将第四读取命令、第四读取电压信息和偏移发送至非易失性存储器装置,从非易失性存储器装置接收第四数据,以及基于第四数据执行软判决处理。
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公开(公告)号:CN112395128A
公开(公告)日:2021-02-23
申请号:CN202010790981.X
申请日:2020-08-07
Applicant: 三星电子株式会社
Abstract: 提供了一种存储器控制器的操作方法。该操作方法包括:接收第一读取数据和第二转换信息,第二转换信息包括通过基于线性运算转换第二读取数据而获得的数据,并且第一读取数据和所述第二读取数据包括从相同存储器单元读取的数据;基于线性运算转换第一读取数据以生成第一转换信息;对第一转换信息和第二转换信息执行逻辑运算以生成运算信息;对运算信息执行线性运算的逆运算以生成可靠性信息;以及基于第一读取数据和可靠性信息,纠正第一读取数据的错误。
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公开(公告)号:CN110827912A
公开(公告)日:2020-02-21
申请号:CN201910724921.5
申请日:2019-08-06
Applicant: 三星电子株式会社
Abstract: 单独控制多个存储器单元的存储器控制器的操作方法包括:基于多个控制信号从多个存储器单元读取各个分段;基于分段产生输出码字;对输出码字执行纠错解码;当纠错解码的结果指示成功时,基于纠错解码的结果更新分别与多个存储器单元相对应的多个累积错误模式信息中的至少一个;以及当纠错解码的结果指示失败时,基于多个累积错误模式信息中的至少一个来调节多个控制信号中的至少一个。
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公开(公告)号:CN110795271A
公开(公告)日:2020-02-14
申请号:CN201910583884.0
申请日:2019-07-01
Applicant: 三星电子株式会社
Abstract: 一种纠错电路接收包括用户数据和奇偶校验码的码字,并对用户数据执行纠错操作。该电路包括第一缓冲器、解码器、第二缓冲器和处理器。第一缓冲器存储码字并顺序地输出通过划分码字而获得的子组数据。解码器针对从第一缓冲器接收的每个子组数据生成完整性数据,并使用奇偶校验码对用户数据执行纠错操作。第二缓冲器顺序地存储针对每个子组数据的完整性数据。当在第二缓冲器中更新至少一个完整性数据时,处理器基于存储在第二缓冲器中的完整性数据确定在码字中是否存在错误。
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