制备超结VDMOS器件的方法

    公开(公告)号:CN101515547B

    公开(公告)日:2011-02-16

    申请号:CN200810057881.5

    申请日:2008-02-20

    Abstract: 本发明公开了一种制备超结VDMOS器件的方法,包括:在衬底上外延生长体硅,场区氧化形成场区氧化层;刻蚀形成有源区,在有源区氧化,LPCVD淀积多晶硅,光刻形成栅氧化层,等离子刻蚀多晶硅和氧化层形成栅氧化层;光刻P-区,淡硼注入,形成P阱区,光刻P+区,浓硼注入,形成P-体区;淀积氮化硅硬掩模层,氮化硅光刻,高能硼注入,形成外延层中的P-柱;高温推进,使结深控制在Xjp=2μm;光刻并进行浓磷注入,对多晶硅和器件源区进行掺杂,形成VDMOS器件源区,通过扩散形成器件有效的MOS沟道区;PECVD淀积硼磷硅玻璃,850度半小时回流;光刻与刻蚀接触孔,淀积金属层,形成金属布线层,合金,进行背面处理。

    制备超结VDMOS器件的方法

    公开(公告)号:CN101515547A

    公开(公告)日:2009-08-26

    申请号:CN200810057881.5

    申请日:2008-02-20

    Abstract: 本发明公开了一种制备超结VDMOS器件的方法,包括:在衬底上外延生长体硅,场区氧化形成场区氧化层;刻蚀形成有源区,在有源区氧化,LPCVD淀积多晶硅,光刻形成栅氧化层,等离子刻蚀多晶硅和氧化层形成栅氧化层;光刻P-区,淡硼注入,形成P阱区,光刻P+区,浓硼注入,形成P-体区;淀积氮化硅硬掩模层,氮化硅光刻,高能硼注入,形成外延层中的P-柱;高温推进,使结深控制在Xjp=2μm;光刻并进行浓磷注入,对多晶硅和器件源区进行掺杂,形成VDMOS器件源区,通过扩散形成器件有效的MOS沟道区;PECVD淀积硼磷硅玻璃,850度半小时回流;光刻与刻蚀接触孔,淀积金属层,形成金属布线层,合金,进行背面处理。

    引线框架和半导体器件
    93.
    实用新型

    公开(公告)号:CN217719585U

    公开(公告)日:2022-11-01

    申请号:CN202123164973.3

    申请日:2021-12-16

    Abstract: 本申请实施例公开了一种引线框架和半导体器件,其中引线框架包括:芯片安装片,所述芯片安装片用于安装芯片;引线架,围设在所述芯片固定架的周侧;桥接片,所述桥接片的一端连接于所述引线架,另一端连接于所述芯片安装片。本申请实施例提供的引线框架通过桥接片的设置使得芯片可以与引线架之间具备连接关系,尤其是芯片的背面(安装面)可以直接通过桥接片与引线架连接,使得芯片的背面可以通过桥接片进行接地,使得芯片的背面可以通过桥接片连接于其他芯片,使得芯片的堆叠或接地更加稳固,且桥接片在通过大电流时也不会损坏,利于提高芯片的使用寿命,使得半导体器件的工作更加稳定。

    一种引线框架以及半导体器件

    公开(公告)号:CN216902922U

    公开(公告)日:2022-07-05

    申请号:CN202220218489.X

    申请日:2022-01-26

    Abstract: 本申请公开了一种引线框架以及半导体器件。该申请适用于半导体技术领域,该引线框架包括基岛以及多个引线,其中的多个引线均设置在基岛的一侧,并且,多个引线与基岛之间有间隙。本申请能够在同样的型号下,使基岛具有更大的面积,以满足更多的芯片的外接端口数量及电气连接需求,提升兼容性。

    芯片封装结构和半导体器件

    公开(公告)号:CN214378387U

    公开(公告)日:2021-10-08

    申请号:CN202120610292.6

    申请日:2021-03-25

    Abstract: 本申请实施例提供了一种芯片封装结构和半导体器件,芯片封装结构包括:壳体;芯片过渡板,设置在壳体内;键合片,设置在壳体内,位于芯片过渡板的一侧;绝缘子,至少部分绝缘子设置在壳体和键合片之间。该芯片封装结构,部分绝缘子设置在壳体和键合片之间,一方面绝缘子可以起到隔绝键合片和壳体的作用,保障了键合片与设置在芯片过渡板上的芯片之间通信的稳定性;另一方面,绝缘子可以起到支撑键合片的作用,能够避免键合片出现位移或塌陷,便于将键合线键合在键合片上,特别适用于键合线径较粗的键合线。在封装过程中,芯片设置在芯片过渡板上;芯片通过键合线与键合片键合,能够大大增加了键合线可键合的面积,提高过流能力,可以容纳线径更粗的键合线。

    一种测试夹具
    96.
    实用新型

    公开(公告)号:CN211697889U

    公开(公告)日:2020-10-16

    申请号:CN201922423843.3

    申请日:2019-12-27

    Abstract: 本实用新型公开了一种测试夹具,用于夹持并加温电子元器件,所述夹具包括:夹持结构、温度传感器和控制器,以及分别用于对所述电子元器件的上下表面进行加热的第一加热片和第二加热片;其中,所述夹持结构上设置有用于放置所述电子元器件的凹槽;所述温度传感器设置在所述第一加热片和/或所述第二加热片的加热面;所述控制器与所述温度传感器电连接;由于该夹具提供可精确控制的局部加热系统,可在测试板上,对单个电子元器件进行精确加温,以辅助精确的对电子元器件在特定温度下的特性参数进行测定,而不会影响到测试板上的其它电子元器件。

    一种半导体器件自加热效应的测试装置

    公开(公告)号:CN218331827U

    公开(公告)日:2023-01-17

    申请号:CN202221785319.6

    申请日:2022-07-08

    Abstract: 本实用新型提供了一种半导体器件自加热效应的测试装置,所述装置包:任意波形发生器;待测半导体器件,所述待测半导体器件的一端与所述任意波形发生器的输出端相连接;示波器,所述示波器的输入端与所述待测半导体器件的另一端相连;如此由于任意波形发生器可以输出不同脉冲宽度、不同频率的脉冲信号,因此可以在多种工作负荷下对半导体器件的自加热效应进行测试;获得不同工作负荷下半导体器件的自加热效应对器件电学特性的测试结果,进而可以有效地为器件结构和电路设计优化提供数据支撑,为器件的实际工作条件提供指导。

    芯片封装结构和半导体器件

    公开(公告)号:CN215496677U

    公开(公告)日:2022-01-11

    申请号:CN202120610285.6

    申请日:2021-03-25

    Abstract: 本申请实施例提供了一种芯片封装结构和半导体器件,其中芯片封装结构包括:壳体;芯片过渡板,设置在所述壳体内;键合过渡片,设置在所述壳体内,沿所述芯片过渡板的长度或宽度方向布置;第一外引线连接于所述键合过渡片。该芯片封装结构,在封装过程中,芯片设置在芯片过渡板上;芯片可以通过键合线与键合过渡片键合,通过键合过渡片的设置大大增加了键合线可键合的面积,显著提高了过流能力,通过键合过渡片的设置可以容纳线径更粗的键合线;通过键合过渡片的设置,第一外引线连接于键合过渡片,第一外引线与芯片的键合线之间无需具备直接的键合关系,一方面保障了键合线的稳固键合,另一方面能够基于实际需求选择第一外引线的材质。

    一种抗单粒子能力加固的槽型栅功率器件

    公开(公告)号:CN207993870U

    公开(公告)日:2018-10-19

    申请号:CN201721854675.8

    申请日:2017-12-26

    Abstract: 本申请提供的一种抗单粒子能力加固的槽型栅功率器件,涉及半导体器件领域,包括:N+源极,Pwell区域,所述Pwell区域位于所述N+源极的下方;N漂移区,所述N漂移区位于所述Pwell区域的下方;其中,所述N+源极、Pwell区域、N漂移区构成寄生NPN晶体管结构;其中,所述器件还包括:刻槽结构,所述刻槽结构设置在所述N+源极的下方,且在所述刻槽结构的下方区域进行横向扩展,所述横向扩展使得当粒子碰撞产生的空穴流向N+源极时,所述空穴被所述横向扩展收集。达到了在空穴流动路径上提前抽取空穴载流子,大幅度减少在寄生电阻区域流过的空穴电流,从而有效的压制了寄生晶体管的开启,增强了器件抗单粒子能力的可靠性的技术效果。

    一种绝缘栅双极晶体管
    100.
    实用新型

    公开(公告)号:CN207624704U

    公开(公告)日:2018-07-17

    申请号:CN201721830403.4

    申请日:2017-12-22

    Abstract: 本申请提供的一种绝缘栅双极晶体管,涉及半导体器件领域,包括:通过N+发射极,Pwell区域,所述Pwell区域位于所述N+发射极的下方,其中所述Pwell区域中设置有第一槽栅和第二槽栅;N漂移区,所述N漂移区位于所述Pwell区域的下方;载流子存储层,所述载流子存储层位于所述Pwell区域的下方,且,所述载流子存储层设置在所述第一槽栅和所述第二槽栅之间;P注入层,所述P注入层位于所述第一槽栅和所述第二槽栅的下方;在无圆胞区域引入肖特基接触的空穴阻挡结构。解决了现有技术中的绝缘栅双极晶体管载流子存储层技术浓度提高后,导致绝缘栅双极晶体管耐压降低的技术问题,达到了在大幅度降低导通压降同时,能够维持原有的耐压能力,从而全面提升器件的各项参数能力的技术效果。

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