公开(公告)号：CN117461083A

公开(公告)日：2024-01-26

申请号：CN202280040624.9

申请日：2022-06-20

Applicant: 高通股份有限公司

Inventor： 陈潇 ,  陈薄弘 ,  C-J·谢 ,  D·李 ,  郑春明 ,  A·保罗

IPC: G11C11/419 ,  G11C7/12 ,  G11C7/10

Abstract: 各种具体实施提供了用于将数据写入到存储器位单元的系统和方法。示例性具体实施包括写入电路，该写入电路通过正沟道金属氧化物半导体(PMOS)晶体管将位线和互补位线两者耦合到电源(VDD)。通过在适用节点处使用PMOS晶体管而非NMOS晶体管，此类具体实施可以避免VDD与这些位线之间的电压降，从而允许这些位线在适当时达到基本上全VDD电压电平。另外，各种具体实施避免了跨NMOS晶体管共享电荷的动态节点，从而允许给定位线在适当时达到基本上全VDD电压电平。因此，一些具体实施可以经历比其他具体实施更高水平的可写性和静态噪声容限。

公开(公告)号：CN107430876A

公开(公告)日：2017-12-01

申请号：CN201680015459.6

申请日：2016-03-16

Applicant: 高通股份有限公司

Inventor： C·郑 ,  P-H·陈 ,  D·李 ,  S·S·尹

IPC: G11C5/14 ,  G11C8/08 ,  G11C8/10

Abstract: 提供了包括将地址解码成多个经解码信号以用于从多个字线中选择要被断言的字线的行解码器的存储器。每一字线通过处理经解码信号的解码器电平移位器来驱动。每一解码器电平移位器对应于经解码信号的唯一性组合。行解码器处于逻辑功率域中，使得经解码信号被断言到逻辑供电电压。在解码器电平移位器的唯一性的经解码信号组合由行解码器断言时，解码器电平移位器用存储器功率域的存储器供电电压来驱动对应的字线。

公开(公告)号：CN104981998A

公开(公告)日：2015-10-14

申请号：CN201380072572.4

申请日：2013-11-22

Applicant: 高通股份有限公司

Inventor： J·查普尔 ,  B·J·朗格莱 ,  J·卡里米 ,  R·D·罗泽 ,  S·B·卡姆 ,  D·李 ,  E·塔希尔

IPC: H04L1/00 ,  H04L1/20

CPC classification number: H04L43/00 ,  H04L1/0002 ,  H04L1/203

Abstract: 针对一个或多个分组中的至少一个或多个第一码元的第一码元集合确定第一信噪比(SNR)平均。针对该一个或多个分组中的至少一个或多个第二码元的第二码元集合确定第二SNR平均。确定第一SNR平均与第二SNR平均之间的第一差异。响应于确定第一差异超过SNR阈值，确定在该一个或多个分组中至少在第一码元集合和第二码元集合内是否已发生第一信道事件。响应于确定已发生第一信道事件，确定要维持在第一数据率还是维持在比第一数据率高的第二数据率。

公开(公告)号：CN116490925A

公开(公告)日：2023-07-25

申请号：CN202180079495.X

申请日：2021-12-08

Applicant: 高通股份有限公司

Inventor： D·李 ,  R·比拉达 ,  B·马纳卡姆·维蒂尔 ,  陈薄弘 ,  A·保罗 ,  S·松 ,  S·库什瓦哈 ,  R·R·彻科拉 ,  D·扬

IPC: G11C5/06

Abstract: 一种半导体器件包括：具有多个象限的存储器电路，该多个象限被布置在存储器电路的拐角处并且围绕存储体控制组件；其中多个象限中的第一象限包括第一位单元核和输入输出电路的第一集合，输入输出电路的第一集合被配置为访问第一位单元核，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；其中多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，输入输出电路的第二集合被配置为访问第二位单元核，第二象限与第一象限相邻，其中第一象限与第二象限之间的界线限定第一轴线，第一象限和第二象限关于该第一轴线对称。

公开(公告)号：CN107430876B

公开(公告)日：2020-12-11

申请号：CN201680015459.6

申请日：2016-03-16

Applicant: 高通股份有限公司

Inventor： C·郑 ,  P-H·陈 ,  D·李 ,  S·S·尹

IPC: G11C5/14 ,  G11C8/08 ,  G11C8/10

Abstract: 提供了包括将地址解码成多个经解码信号以用于从多个字线中选择要被断言的字线的行解码器的存储器。每一字线通过处理经解码信号的解码器电平移位器来驱动。每一解码器电平移位器对应于经解码信号的唯一性组合。行解码器处于逻辑功率域中，使得经解码信号被断言到逻辑供电电压。在解码器电平移位器的唯一性的经解码信号组合由行解码器断言时，解码器电平移位器用存储器功率域的存储器供电电压来驱动对应的字线。

公开(公告)号：CN110495099A

公开(公告)日：2019-11-22

申请号：CN201880021771.5

申请日：2018-03-12

Applicant: 高通股份有限公司

Inventor： 郑春明 ,  陈薄弘 ,  F·阿梅德 ,  晶昌镐 ,  允思相 ,  D·李

IPC: H03K3/356 ,  G11C5/14 ,  G11C7/12 ,  G11C8/10 ,  H03K19/0185

Abstract: 一种电路(200)包括输出节点(OUT)和被配置为基于第一电压域中的输入信号(VDDL)在输出节点处提供第二电压域中的输出信号(VDDH)的交叉耦合的成对半导体器件(204，214)。该电路还包括耦合到输出节点的上拉辅助电路(230)；以及耦合到上拉辅助电路的前瞻电路(220)，其中前瞻电路被配置为当第二电压域中的反相输出信号的电压电平存在从第二电压域的高电压电平到第二电压域的低电压电平的降低时，引起上拉辅助电路辅助增加输出节点处的电压电平。

公开(公告)号：CN110495099B

公开(公告)日：2023-06-23

申请号：CN201880021771.5

申请日：2018-03-12

Applicant: 高通股份有限公司

Inventor： 郑春明 ,  陈薄弘 ,  F·阿梅德 ,  晶昌镐 ,  允思相 ,  D·李

IPC: H03K3/356 ,  G11C5/14 ,  G11C7/12 ,  G11C8/10 ,  H03K19/0185

Abstract: 一种电路(200)包括输出节点(OUT)和被配置为基于第一电压域中的输入信号(VDDL)在输出节点处提供第二电压域中的输出信号(VDDH)的交叉耦合的成对半导体器件(204，214)。该电路还包括耦合到输出节点的上拉辅助电路(230)；以及耦合到上拉辅助电路的前瞻电路(220)，其中前瞻电路被配置为当第二电压域中的反相输出信号的电压电平存在从第二电压域的高电压电平到第二电压域的低电压电平的降低时，引起上拉辅助电路辅助增加输出节点处的电压电平。