公开(公告)号：CN116490925A

公开(公告)日：2023-07-25

申请号：CN202180079495.X

申请日：2021-12-08

Applicant: 高通股份有限公司

Inventor： D·李 ,  R·比拉达 ,  B·马纳卡姆·维蒂尔 ,  陈薄弘 ,  A·保罗 ,  S·松 ,  S·库什瓦哈 ,  R·R·彻科拉 ,  D·扬

IPC: G11C5/06

Abstract: 一种半导体器件包括：具有多个象限的存储器电路，该多个象限被布置在存储器电路的拐角处并且围绕存储体控制组件；其中多个象限中的第一象限包括第一位单元核和输入输出电路的第一集合，输入输出电路的第一集合被配置为访问第一位单元核，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；其中多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，输入输出电路的第二集合被配置为访问第二位单元核，第二象限与第一象限相邻，其中第一象限与第二象限之间的界线限定第一轴线，第一象限和第二象限关于该第一轴线对称。

公开(公告)号：CN110431745A

公开(公告)日：2019-11-08

申请号：CN201880019024.8

申请日：2018-03-05

Applicant: 高通股份有限公司

Inventor： 晶昌镐 ,  D·扬 ,  允思相

IPC: H03K3/012 ,  H03K3/037 ,  H03K19/0948 ,  H03K19/20 ,  H03K19/003

Abstract: 一种锁存电路(200)包括AND-NOR门(210)、NAND门(230)和NOR门(220)。AND-NOR门包括被配置为接收输入数据(DIN)的第一AND输入和耦合到NAND门的输出(A)的第二AND输入。AND-NOR门包括耦合到NOR门的输出(B)的NOR输入和被配置为生成输出数据(Dout)的输出。NAND门包括耦合到AND-NOR门的输出的第一输入和被配置为接收时钟信号(CLK)的第二输入。NOR门包括耦合到AND-NOR门的输出的第一输入和被配置为接收互补时钟信号(CLK/)的第二输入。在前半个时钟周期期间，AND-NOR门将数据从输入传递到输出。在后半个时钟周期期间，AND-NOR门和NOR门的反馈配置锁存数据。