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公开(公告)号：CN101052952A
公开(公告)日：2007-10-10
申请号：CN200480044321.6
申请日：2004-09-10
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F12/1036 , G06F12/1483 , G06F12/1491
Abstract: 一种存储器管理单元，包括：(i)多个数据段描述符，每个数据段描述符与数据存储器段相关联；(ii)多个程序段描述符，每个程序段描述符与程序存储器段相关联；和(iii)控制器，其适于响应任务切换更换多个数据段描述符和多个程序段描述符的内容。一种用于存储器管理的方法，所述方法包括：(i)提供多个数据段描述符；每个数据段描述符与数据存储器段相关联，并且提供多个程序段描述符，每个程序段描述符与程序存储器段相关联；(ii)接收和存储程序任务标识符和数据任务标识符；(iii)接收数据访问请求并且确定如何响应多个数据段描述符的内容处理数据访问请求；和(iv)接收程序访问请求并且确定如何响应多个程序段描述符的内容处理程序访问请求。
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公开(公告)号：CN101617298B
公开(公告)日：2012-03-21
申请号：CN200580018879.1
申请日：2005-05-31
Applicant: 飞思卡尔半导体公司
IPC: G06F12/08
CPC classification number: G06F12/0804 , G06F12/0842 , G06F12/0891
Abstract: 用于在存储器缓存(105)上执行一致操作存储器缓存控制结构，包括：接收处理器，用于接收(301)包括与主存储器(103)相关的多个地址的地址组的地址组指示。地址组指示可包括任务标识以及对应于主存储器(103)的存储器块的地址范围。控制单元(303)顺序地处理缓存线组的每一线。具体地，通过评价匹配标准，确定每一缓存线是否与地址组的地址相关联。如果满足匹配标准，则在缓存线上执行一致操作。如果在一致操作和其他存储器操作之间存在冲突，则一致装置抑制一致操作。本发明允许缓存一致操作的减小的持续时间。该持续时间还与一致操作所包括的主存储器空间的大小无关。
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Patent Agency Ranking
公开(公告)号：CN101052952B
公开(公告)日：2011-11-23
申请号：CN200480044321.6
申请日：2004-09-10
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F12/1036 , G06F12/1483 , G06F12/1491
Abstract: 一种存储器管理单元，包括：(i)多个数据段描述符，每个数据段描述符与数据存储器段相关联；(ii)多个程序段描述符，每个程序段描述符与程序存储器段相关联；和(iii)控制器，其适于响应任务切换更换多个数据段描述符和多个程序段描述符的内容。一种用于存储器管理的方法，所述方法包括：(i)提供多个数据段描述符；每个数据段描述符与数据存储器段相关联，并且提供多个程序段描述符，每个程序段描述符与程序存储器段相关联；(ii)接收和存储程序任务标识符和数据任务标识符；(iii)接收数据访问请求并且确定如何响应多个数据段描述符的内容处理数据访问请求；和(iv)接收程序访问请求并且确定如何响应多个程序段描述符的内容处理程序访问请求。
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公开(公告)号：CN101040263A
公开(公告)日：2007-09-19
申请号：CN200580034886.0
申请日：2005-09-13
Applicant: 飞思卡尔半导体公司
IPC: G06F11/00
CPC classification number: G06F11/348 , G06F11/3636 , G06F2201/88
Abstract: 公开一种用于非侵入跟踪的方法和装置。方法包括：由多个计数器对选择的事件进行计数；对多个计数器进行采样以提取多个计数器值，以响应预定触发事件；接收包括至少一个程序计数器值的附加跟踪信息；以及输出多个计数器值和附加跟踪信息至少之一，作为跟踪信息。
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公开(公告)号：CN101617298A
公开(公告)日：2009-12-30
申请号：CN200580018879.1
申请日：2005-05-31
Applicant: 飞思卡尔半导体公司
IPC: G06F12/08
CPC classification number: G06F12/0804 , G06F12/0842 , G06F12/0891
Abstract: 用于在存储器缓存(105)上执行一致操作存储器缓存控制结构，包括：接收处理器，用于接收(301)包括与主存储器(103)相关的多个地址的地址组的地址组指示。地址组指示可包括任务标识以及对应于主存储器(103)的存储器块的地址范围。控制单元(303)顺序地处理缓存线组的每一线。具体地，通过评价匹配标准，确定每一缓存线是否与地址组的地址相关联。如果满足匹配标准，则在缓存线上执行一致操作。如果在一致操作和其他存储器操作之间存在冲突，则一致装置抑制一致操作。本发明允许缓存一致操作的减小的持续时间。该持续时间还与一致操作所包括的主存储器空间的大小无关。
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公开(公告)号：CN100524231C
公开(公告)日：2009-08-05
申请号：CN200580034886.0
申请日：2005-09-13
Applicant: 飞思卡尔半导体公司
IPC: G06F11/00
CPC classification number: G06F11/348 , G06F11/3636 , G06F2201/88
Abstract: 提供了一种用于非侵入跟踪的方法和装置，用于跟踪发生在基于处理器的设备上的事件。方法包括：由多个计数器对选择的事件进行计数；对多个计数器进行采样以提取多个计数器值，以响应预定触发事件；接收包括至少一个程序计数器值的附加跟踪信息；以及输出多个计数器值和附加跟踪信息至少之一，作为跟踪信息。
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公开(公告)号：CN101052955A
公开(公告)日：2007-10-10
申请号：CN200480044337.7
申请日：2004-09-10
Applicant: 飞思卡尔半导体公司
IPC: G06F13/40
CPC classification number: G06F13/4013 , G06F13/4018
Abstract: 一种用于总线匹配的装置和方法。存储顺序模式存储顺序模式装置包括：接口总线，其特征由接口总线宽度描述；主设备，其连接到接口总线，同时主设备包括主设备接口；多个从设备，每个从设备连接到接口总线，并且包括从设备接口；其中至少一个从设备接口并行连接到多个接口总线部分；和控制逻辑，其连接到接口总线和主设备，该控制逻辑适于提供代表接口总线上的数据传输的控制信号；其中，响应多个从设备针对接口总线的连接性设置该控制逻辑；其中所述连接性响应数据传输特性，并且响应接口总线的宽度同每个设备接口的宽度之间的关系。
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