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公开(公告)号：CN107591449B
公开(公告)日：2022-05-10
申请号：CN201710477079.0
申请日：2017-06-21
Applicant: 瑞萨电子株式会社
Inventor： 津田是文
IPC: H01L29/78 , H01L21/336
Abstract: 本公开涉及半导体器件及其制造方法，用于实现半导体器件的可靠性的改进。在存储单元区域中，设置多个鳍，它们是半导体衬底的一部分，沿着半导体衬底的主面在x方向上延伸并且沿着半导体衬底的主面在垂直于x方向的y方向上彼此间隔。在y方向上彼此邻近的鳍之间，隔离区域的上表面的一部分所处的位置高于通过将隔离区域的上表面与一个鳍的侧壁接触的位置连接至隔离区域的上表面与另一个鳍的侧壁接触的位置所得到的表面的位置。在沿着y方向的截面中，隔离区域的上表面具有突出形状。
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公开(公告)号：CN106952920A
公开(公告)日：2017-07-14
申请号：CN201611236524.6
申请日：2016-12-28
Applicant: 瑞萨电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/1157 , H01L21/28282 , H01L21/823431 , H01L27/0886 , H01L27/11573 , H01L29/0653 , H01L29/42344 , H01L29/66545 , H01L29/66795 , H01L29/66833 , H01L29/7851 , H01L29/792 , H01L29/7923 , H01L27/115
Abstract: 本公开涉及半导体器件及其制造方法。当存储单元形成在第一鳍之上且低击穿电压晶体管形成在第二鳍之上时，用于划分存储单元区域中的第一鳍的第一沟槽的深度被制成为大于用于划分逻辑区域中的第二鳍的第二沟槽的深度。从而，在垂直于半导体衬底的主面的方向上，存储单元区域中的第一鳍的上表面和元件隔离区域的底表面之间的距离大于逻辑区域中的第二鳍的上表面与元件隔离区域的底表面之间的距离。
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公开(公告)号：CN110459589B
公开(公告)日：2024-07-19
申请号：CN201910328857.9
申请日：2019-04-23
Applicant: 瑞萨电子株式会社
Inventor： 津田是文
IPC: H01L29/06 , H01L21/336 , H01L29/786
Abstract: 半导体器件包括从半导体衬底SB的上表面选择性地突出的鳍FA、形成在鳍FA的上表面和侧表面上并具有绝缘膜X1和电荷储存层CSL的栅极绝缘膜GF1以及形成在栅极绝缘膜GF1上的存储器栅极电极MG。这里，鳍FA的上表面上的电荷储存层CSL的厚度大于鳍FA的侧表面上的电荷储存层CSL的厚度。
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公开(公告)号：CN108933144B
公开(公告)日：2023-12-05
申请号：CN201810523453.0
申请日：2018-05-28
Applicant: 瑞萨电子株式会社
Inventor： 津田是文
IPC: H10B43/30 , H01L29/78 , H01L21/336
Abstract: 本发明涉及半导体器件和用于半导体器件的制造方法。本发明的半导体器件包括：元件隔离部分，其被布置在鳍之间并且其高度低于每个鳍的高度；存储栅极电极，其被放置在鳍和元件隔离部分之上，在存储栅极电极与鳍和元件隔离部分之间具有含电荷存储部分的存储栅极绝缘膜；以及控制栅极电极，其被布置成与存储栅极电极成直线。存储栅极电极下方的元件隔离部分的高度高于控制栅极电极下方的元件隔离部分的高度。通过如上所述使存储栅极电极下方的元件隔离部分的高度高于控制栅极电极下方的元件隔离部分的高度，电子注入和空穴注入之间的失配得到改善、重写操作速度加快、并且可靠性增强。
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公开(公告)号：CN106558588A
公开(公告)日：2017-04-05
申请号：CN201610686046.2
申请日：2016-08-18
Applicant: 瑞萨电子株式会社
IPC: H01L27/115 , H01L21/8234
CPC classification number: H01L27/11573 , H01L27/11565 , H01L29/42344 , H01L29/7851 , H01L29/792 , H01L2029/7857
Abstract: 本发明提供一种半导体装置，用于提高半导体装置的性能，具有半导体基板、形成于半导体基板的上表面的元件隔离膜以及鳍片，该鳍片是半导体基板的一部分，贯通元件隔离膜而沿与半导体基板的上表面垂直的方向突出，具有在上表面的第一方向上彼此相对的侧面和将相对的侧面连结的主面，并沿与第一方向正交的第二方向延伸。还具有：控制栅电极，隔着栅极绝缘膜而配置在侧面上，并沿第一方向延伸；以及存储栅电极，隔着包含电荷蓄积层的栅极绝缘膜而配置在侧面上，并沿第一方向延伸。并且，在与上表面正交的方向上，存储栅电极与侧面重叠的重叠长度比控制栅电极与侧面重叠的重叠长度小。
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Patent Agency Ranking
公开(公告)号：CN116779543A
公开(公告)日：2023-09-19
申请号：CN202310056869.7
申请日：2023-01-18
Applicant: 瑞萨电子株式会社
Inventor： 津田是文
IPC: H01L21/8234 , H01L27/12
Abstract: 本公开的各实施例涉及一种制造半导体器件的方法。在SOI衬底中形成多个沟槽后，绝缘层的侧表面从半导体层的侧表面和半导体衬底的侧表面后退。接着，绝缘层的侧表面被有机膜覆盖并且半导体层的侧表面也通过对嵌入到多个沟槽的每个的内部有机膜执行各向异性蚀刻工艺而从有机膜暴露。接着，通过执行各向同性蚀刻工艺使半导体层的侧表面和半导体衬底的侧表面中的每个侧表面接近绝缘层的侧表面。此外，在去除有机膜之后，分别对半导体层的侧表面和半导体基板的侧表面中的每个侧表面执行氧化处理。
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公开(公告)号：CN106952920B
公开(公告)日：2021-12-24
申请号：CN201611236524.6
申请日：2016-12-28
Applicant: 瑞萨电子株式会社
IPC: H01L27/11521 , H01L27/11568
Abstract: 本公开涉及半导体器件及其制造方法。当存储单元形成在第一鳍之上且低击穿电压晶体管形成在第二鳍之上时，用于划分存储单元区域中的第一鳍的第一沟槽的深度被制成为大于用于划分逻辑区域中的第二鳍的第二沟槽的深度。从而，在垂直于半导体衬底的主面的方向上，存储单元区域中的第一鳍的上表面和元件隔离区域的底表面之间的距离大于逻辑区域中的第二鳍的上表面与元件隔离区域的底表面之间的距离。
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公开(公告)号：CN110459589A
公开(公告)日：2019-11-15
申请号：CN201910328857.9
申请日：2019-04-23
Applicant: 瑞萨电子株式会社
Inventor： 津田是文
IPC: H01L29/06 , H01L21/336 , H01L29/786
Abstract: 半导体器件包括从半导体衬底SB的上表面选择性地突出的鳍FA、形成在鳍FA的上表面和侧表面上并具有绝缘膜X1和电荷储存层CSL的栅极绝缘膜GF1以及形成在栅极绝缘膜GF1上的存储器栅极电极MG。这里，鳍FA的上表面上的电荷储存层CSL的厚度大于鳍FA的侧表面上的电荷储存层CSL的厚度。
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公开(公告)号：CN118553740A
公开(公告)日：2024-08-27
申请号：CN202311834316.6
申请日：2023-12-28
Applicant: 瑞萨电子株式会社
IPC: H01L27/12 , H01L21/762
Abstract: 本公开的各实施例涉及半导体器件及其制作方法。一种低耐电压MISFET和一种高耐电压MISFET形成在SOI衬底上。低耐电压MISFET的接通操作和关断操作由第一栅极电位和背栅电位控制，第一栅极电位被提供到第一栅极电极，并且背栅电位被提供到第一阱区。高耐电压MISFET的接通操作和关断操作由第二栅极电位控制，第二栅极电位在第二阱区处于电浮置的状态下被提供到第二栅极电极。被提供到第二杂质区第二供电电位的绝对值比被提供到第一杂质区的第一供电电位的绝对值大。
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公开(公告)号：CN111383995B
公开(公告)日：2024-07-16
申请号：CN201911285736.7
申请日：2019-12-13
Applicant: 瑞萨电子株式会社
Inventor： 津田是文
IPC: H01L21/8234 , H10B43/35 , H10B43/40
Abstract: 本公开的实施例涉及制造半导体器件的方法。抑制了半导体器件的可靠性的劣化。经由第一栅极绝缘膜，在位于具有半导体基底材料SB、绝缘层BX和半导体层SM的衬底1的SOI区域1A中的半导体层SM上形成第一栅电极，经由第二栅极绝缘膜，在位于体区1B的第一区域1Ba中并且被执行外延生长处理的半导体基底材料SB上形成第二栅电极，并且经由第三栅极绝缘膜，在位于体区1B的第二区域1Bb中并且未被执行外延生长处理的半导体基底材料SB上形成第三栅电极。
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