公开(公告)号：CN107887394B

公开(公告)日：2023-06-06

申请号：CN201710885377.3

申请日：2017-09-27

Applicant: 瑞萨电子株式会社

Inventor： 佃荣次 ,  园田贤一郎

IPC: H10B43/30

Abstract: 本公开涉及半导体装置。通过在包括鳍式晶体管的分离栅极MONOS存储器中防止由于鳍的形状而使到电荷累积膜中的电子的不平衡注入分布，从而提供了一种具有改善的可靠性的半导体装置。构造存储器单元的存储器栅极电极形成在鳍上方。与覆盖鳍的上表面的ONO膜邻接的该存储器栅极电极的一部分的杂质浓度低于与覆盖鳍的侧表面的ONO膜邻接的存储器栅极电极的一部分的杂质浓度。

公开(公告)号：CN119451564A

公开(公告)日：2025-02-14

申请号：CN202410735275.3

申请日：2024-06-07

Applicant: 瑞萨电子株式会社

Inventor： 白石信仁 ,  国宗依信 ,  加藤好美 ,  伊藤望 ,  杨梦楠 ,  园田贤一郎

IPC: H10N97/00

Abstract: 本公开涉及半导体器件及其制造方法。半导体器件包括第一介电膜、在第一介电膜上设置的电阻器元件以及在电阻器元件上设置的第二介电膜。电阻器元件包括硅、铬和碳。电阻器元件中的硅浓度从电阻器元件的中心部分朝向电阻器元件的上表面增加，并且从电阻器元件的中心部分朝向电阻器元件的下表面也增加。

公开(公告)号：CN103972177A

公开(公告)日：2014-08-06

申请号：CN201410035893.3

申请日：2014-01-24

Applicant: 瑞萨电子株式会社

Inventor： 佃荣次 ,  片山弘造 ,  园田贤一郎 ,  国清辰也

IPC: H01L21/8247

CPC classification number: H01L29/66545 ,  H01L21/283 ,  H01L27/115 ,  H01L27/11563 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明公开了一种半导体器件的制造方法，该半导体器件具有较高可靠性的存储单元。在使存储单元形成区中的第一及第二堆叠结构PE1，PE2形成为比晶体管形成区的第三堆叠结构PE3高之后，再以覆盖第一至第三堆叠结构的方式形成层间绝缘膜，并对其进行抛光。

公开(公告)号：CN115763421A

公开(公告)日：2023-03-07

申请号：CN202210813266.2

申请日：2022-07-11

Applicant: 瑞萨电子株式会社

Inventor： 铃村直仁 ,  高冈洋道 ,  园田贤一郎 ,  土屋秀昭 ,  中柴康隆

IPC: H01L23/522 ,  H01L23/525 ,  H01L23/532 ,  H01L21/768 ,  H10N97/00

Abstract: 本公开涉及一种半导体器件及其制造方法。电熔丝元件具有第一部分、被布置在所述第一部分的一端的第二部分以及被布置在所述第一部分的另一端的第三部分。电阻器元件与所述电熔丝元件分开布置。所述电熔丝元件和所述电阻器元件中的每一者的材料具有硅金属或镍铬。所述电熔丝元件和所述电阻器元件被布置在所述第一布线的上层和所述第二布线的下层中。所述第二部分的布线宽度和所述第三部分的布线宽度大于所述第一部分的布线宽度。

公开(公告)号：CN108461395B

公开(公告)日：2022-08-23

申请号：CN201810194182.9

申请日：2014-01-24

Applicant: 瑞萨电子株式会社

Inventor： 佃荣次 ,  片山弘造 ,  园田贤一郎 ,  国清辰也

IPC: H01L21/283 ,  H01L27/115 ,  H01L27/11563 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/423 ,  H01L21/336 ,  H01L29/792

Abstract: 本发明涉及一种制造半导体器件的方法，包括：(a)在第一区域中经第一绝缘膜在半导体衬底上方形成第一伪栅电极，经第二绝缘膜在半导体衬底上方形成第二伪栅电极，在第二区域中经第三绝缘膜在半导体衬底上方形成第三伪栅电极，第二伪栅电极经第四绝缘膜与第一伪栅电极相邻，第二伪栅电极的高度大于第三伪栅电极的高度；(b)形成层间绝缘层以便与第一至第三伪栅电极的上表面重叠；(c)抛光层间绝缘层、第一至第三伪栅电极的各部分使其上表面从层间绝缘层暴露；(d)去除第一至第三伪栅电极；以及(e)在第一至第三开口部中填充含金属的膜，第一至第三开口部是在步骤(d)中已经去除第一至第三伪栅电极的区域。

公开(公告)号：CN115763424A

公开(公告)日：2023-03-07

申请号：CN202210804808.X

申请日：2022-07-08

Applicant: 瑞萨电子株式会社

Inventor： 铃村直仁 ,  园田贤一郎 ,  土屋秀昭

IPC: H01L23/525 ,  H01L23/522

Abstract: 本公开涉及半导体装置。层间电介质层覆盖电熔丝元件。由硅金属制成的电阻层被布置在层间电介质层上和电熔丝元件正上方。

公开(公告)号：CN103972177B

公开(公告)日：2018-03-30

申请号：CN201410035893.3

申请日：2014-01-24

Applicant: 瑞萨电子株式会社

Inventor： 佃荣次 ,  片山弘造 ,  园田贤一郎 ,  国清辰也

IPC: H01L21/336 ,  H01L27/11573 ,  H01L27/11568 ,  H01L29/792 ,  H01L21/283 ,  H01L27/115 ,  H01L29/423 ,  H01L27/11563

CPC classification number: H01L29/66545 ,  H01L21/283 ,  H01L27/115 ,  H01L27/11563 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明公开了一种半导体器件的制造方法，该半导体器件具有较高可靠性的存储单元。在使存储单元形成区中的第一及第二堆叠结构PE1，PE2形成为比晶体管形成区的第三堆叠结构PE3高之后，再以覆盖第一至第三堆叠结构的方式形成层间绝缘膜，并对其进行抛光。

公开(公告)号：CN107689244A

公开(公告)日：2018-02-13

申请号：CN201710660716.8

申请日：2017-08-04

Applicant: 瑞萨电子株式会社

Inventor： 园田贤一郎 ,  佃荣次 ,  前川径一

IPC: G11C16/04 ,  G11C16/10 ,  G11C16/30

Abstract: 本文提供的半导体器件能够降低在半导体衬底上形成的存储元件的状态变化的可能性，所述半导体衬底和所述存储元件之间插入有绝缘层。所述半导体器件包括非易失性存储元件和偏压电路。所述非易失性存储元件中的每一个包括漏区和源区，栅电极以及电荷储存层，所述漏区和源区布置成将形成有沟道的半导体区域夹在中间，所述电荷储存层布置在所述栅电极和所述半导体区域之间。所述非易失性存储元件布置在半导体衬底上，且所述非易失性存储元件和所述衬底之间插入有绝缘层。当电子储存在电荷储存层中时，所述偏压电路使所述栅电极和所述漏区与所述源区中的至少一个之间的电势差减小，从而使储存在非易失性存储元件的沟道中的空穴减少。

公开(公告)号：CN106558588A

公开(公告)日：2017-04-05

申请号：CN201610686046.2

申请日：2016-08-18

Applicant: 瑞萨电子株式会社

Inventor： 竹内阳介 ,  佃荣次 ,  园田贤一郎 ,  津田是文

IPC: H01L27/115 ,  H01L21/8234

CPC classification number: H01L27/11573 ,  H01L27/11565 ,  H01L29/42344 ,  H01L29/7851 ,  H01L29/792 ,  H01L2029/7857

Abstract: 本发明提供一种半导体装置，用于提高半导体装置的性能，具有半导体基板、形成于半导体基板的上表面的元件隔离膜以及鳍片，该鳍片是半导体基板的一部分，贯通元件隔离膜而沿与半导体基板的上表面垂直的方向突出，具有在上表面的第一方向上彼此相对的侧面和将相对的侧面连结的主面，并沿与第一方向正交的第二方向延伸。还具有：控制栅电极，隔着栅极绝缘膜而配置在侧面上，并沿第一方向延伸；以及存储栅电极，隔着包含电荷蓄积层的栅极绝缘膜而配置在侧面上，并沿第一方向延伸。并且，在与上表面正交的方向上，存储栅电极与侧面重叠的重叠长度比控制栅电极与侧面重叠的重叠长度小。

公开(公告)号：CN106558588B

公开(公告)日：2022-02-22

申请号：CN201610686046.2

申请日：2016-08-18

Applicant: 瑞萨电子株式会社

Inventor： 竹内阳介 ,  佃荣次 ,  园田贤一郎 ,  津田是文

IPC: H01L27/11585 ,  H01L21/8239

Abstract: 本发明提供一种半导体装置，用于提高半导体装置的性能，具有半导体基板、形成于半导体基板的上表面的元件隔离膜以及鳍片，该鳍片是半导体基板的一部分，贯通元件隔离膜而沿与半导体基板的上表面垂直的方向突出，具有在上表面的第一方向上彼此相对的侧面和将相对的侧面连结的主面，并沿与第一方向正交的第二方向延伸。还具有：控制栅电极，隔着栅极绝缘膜而配置在侧面上，并沿第一方向延伸；以及存储栅电极，隔着包含电荷蓄积层的栅极绝缘膜而配置在侧面上，并沿第一方向延伸。并且，在与上表面正交的方向上，存储栅电极与侧面重叠的重叠长度比控制栅电极与侧面重叠的重叠长度小。