公开(公告)号：CN1147117A

公开(公告)日：1997-04-09

申请号：CN95115915.1

申请日：1995-09-01

Applicant: 株式会社日立制作所

Inventor： 中岛介 ,  佐藤润 ,  山岸一繁 ,  宫本崇 ,  大村贤一郎 ,  桂晃洋 ,  渡部满

IPC: G06T1/00 ,  G09G1/06

CPC classification number: G06T1/20

Abstract: 一种图像处理器，它连接于系统总线，该系统总线将产生与图像处理有关的图形命令的处理器连接于一主存储器，该主存储器存有命令和原始图像数据，并根据所述处理器产生的所述图形命令在帧缓冲器中进行绘图，其中，所述图形处理器具有一数据总线转换单元，该转换单元将所述系统总线连接到连接于保存所述图形命令和所述原始图像数据的图形数据存储器的第一数据总线，或将所述第一数据总线连接到保存要显示数据的帧缓冲器。

公开(公告)号：CN1132121C

公开(公告)日：2003-12-24

申请号：CN95115915.1

申请日：1995-09-01

Applicant: 株式会社日立制作所

Inventor： 中岛啓介 ,  佐藤润 ,  山岸一繁 ,  宫本崇 ,  大村贤一郎 ,  桂晃洋 ,  渡部满

IPC: G06T1/00 ,  G09G1/06

CPC classification number: G06T1/20

Abstract: 一种图形处理器，它连接于系统总线，该系统总线将产生与图像处理有关的图形命令的处理器连接于一主存储器，该主存储器存有命令和原始图像数据，并根据所述处理器产生的所述图形命令在帧缓冲器中进行绘图，其中，所述图形处理器具有一数据总线转换单元，该转换单元将所述系统总线连接到连接于保存所述图形命令和所述原始图像数据的图形数据存储器的第一数据总线，或将所述第一数据总线连接到保存要显示数据的帧缓冲器。

公开(公告)号：CN1217082A

公开(公告)日：1999-05-19

申请号：CN96180261.8

申请日：1996-03-21

Applicant: 株式会社日立制作所

Inventor： 山岸一繁 ,  佐藤润 ,  宫本崇

IPC: G11C11/34 ,  G11C29/00 ,  G06F12/02 ,  G06T1/20

Abstract: 本发明是能够导入到实现个人计算机或者娱乐机等高速图像处理的结构中的器件,为了提高图像处理装置的描绘性能,在把帧缓冲器和指令用的存储器以及图像用处理器内装到单片的情况下,在图像处理装置上设置测试端子、测试总线,在各个存储模块上设置测试口,通过连接到共同的测试总线上,在测试时从外部监视各内装存储模块的内容。由此,能够在存储模块的测试中直接使用现有的测试方法。

公开(公告)号：CN1217084A

公开(公告)日：1999-05-19

申请号：CN96180263.4

申请日：1996-03-21

Applicant: 株式会社日立制作所

Inventor： 山岸一繁 ,  佐藤润 ,  宫本崇

IPC: G11C11/34 ,  G06F12/02 ,  G06F1/20

Abstract: 本发明是能够导入到个人计算机或者实现娱乐机等高速图像处理的结构中的器件,为了提高图像处理装置的描绘性能,在单片内安装了帧缓冲器和指令用存储器以及图像用处理器的情况下,取为沿着信息流的最佳配置。由此,能够去掉无用的路线回转,减小芯片面积,进而由于布线长度缩短,因此信号延迟减小,能够进行高速工作。

公开(公告)号：CN1214516A

公开(公告)日：1999-04-21

申请号：CN98120853.3

申请日：1998-09-30

Applicant: 株式会社日立制作所 ,  日立超爱尔爱斯爱系统股份有限公司

Inventor： 佐佐木敏夫 ,  田中裕二 ,  柳泽一正 ,  田中均 ,  佐藤润 ,  宫本崇 ,  大塚真理子 ,  中西悟 ,  鲇川一重 ,  渡部隆夫

IPC: G11C11/40 ,  H01L27/10

CPC classification number: G11C8/12

Abstract: 与逻辑电路混合布局的RAM模块具有多个存储器堆及一个控制电路。分别相应于各个存储器堆并以串联形式电连接的算术电路。固定的地址设置信号提供给初始级算术电路的输入端。提供给下一级或次级算术电路的输入信号或从其输出的信号被定义为自－指定(own－assigned)地址信号。与上述的每一个算术电路有关的比较器比较地址信号与存储器访问时的地址信号输入。基于最终的一致信号选择相应的存储器堆。

公开(公告)号：CN1175424C

公开(公告)日：2004-11-10

申请号：CN98120853.3

申请日：1998-09-30

Applicant: 株式会社日立制作所 ,  日立超爱尔爱斯爱系统股份有限公司

Inventor： 佐佐木敏夫 ,  田中裕二 ,  柳泽一正 ,  田中均 ,  佐藤润 ,  宫本崇 ,  大塚真理子 ,  中西悟 ,  鲇川一重 ,  渡部隆夫

IPC: G11C11/40 ,  H01L27/10

CPC classification number: G11C8/12

Abstract: 与逻辑电路混合布局的RAM模块具有多个存储器堆及一个控制电路。分别相应于各个存储器堆并以串联形式电连接的算术电路。固定的地址设置信号提供给初始级算术电路的输入端。提供给下一级或次级算术电路的输入信号或从其输出的信号被定义为自-指定(own-assigned)地址信号。与上述的每一个算术电路有关的比较器比较地址信号与存储器访问时的地址信号输入。基于最终的一致信号选择相应的存储器堆。

公开(公告)号：CN1217083A

公开(公告)日：1999-05-19

申请号：CN96180262.6

申请日：1996-03-21

Applicant: 株式会社日立制作所

Inventor： 山岸一繁 ,  佐藤润 ,  宫本崇

IPC: G11C11/34 ,  G06F12/02 ,  G06T1/20

Abstract: 本发明是能够导入到实现个人计算机或者娱乐机等高速图像处理的结构中的器件,为了提高图像LSI的描绘性能,在把帧缓冲器和指令用的存储器以及图像用处理器内装到单片的情况下,由多个相同的存储模块构成每个帧缓冲器,指令·存储器,通过在各存储模块上分配相同的行地址,增加存储地址的范围。由此,能够实现相对于图像用处理器的大容量的内装帧缓冲器和内装指令·存储器。