公开(公告)号：CN1619812A

公开(公告)日：2005-05-25

申请号：CN200410094613.2

申请日：2001-09-27

Applicant: 株式会社东芝

Inventor： 松尾美惠 ,  早坂伸夫 ,  有门经敏 ,  石内秀美 ,  作井康司 ,  田洼知章

IPC: H01L25/065 ,  H01L21/50

CPC classification number: H01L2224/16145

Abstract: 一种层叠型半导体器件，由至少三个分别包含半导体集成电路芯片且具有规格的半导体集成电路器件层叠而形成，其中：上述半导体集成电路器件中，至少两个的除尺寸以外的上述规格的数值不同，且最下层的或最上层的半导体集成电路器件的除尺寸以外的规格的数值为最小或最大。

公开(公告)号：CN1199270C

公开(公告)日：2005-04-27

申请号：CN01140933.9

申请日：2001-09-27

Applicant: 株式会社东芝

Inventor： 松尾美惠 ,  早坂伸夫 ,  有门经敏 ,  石内秀美 ,  作井康司 ,  田洼知章

IPC: H01L25/065

CPC classification number: H01L2224/16145

Abstract: 一种层叠型半导体器件，由分别包含半导体集成电路芯片且具有规格的多个半导体集成电路器件层叠而成，其中：在至少三个以上的半导体集成电路器件中，至少两个的除尺寸以外的上述规格的数值不同，且按除尺寸以外的上述规格的数值的大小的顺序进行层叠。

公开(公告)号：CN1619812B

公开(公告)日：2010-06-23

申请号：CN200410094613.2

申请日：2001-09-27

Applicant: 株式会社东芝

Inventor： 松尾美惠 ,  早坂伸夫 ,  有门经敏 ,  石内秀美 ,  作井康司 ,  田洼知章

IPC: H01L25/065 ,  H01L21/50

CPC classification number: H01L2224/16145

Abstract: 本发明提供一种层叠型半导体器件，由至少三个分别包含半导体集成电路芯片且具有规格参数的半导体集成电路器件层叠而形成，其中：上述半导体集成电路器件中，至少两个上述半导体集成电路器件的从耗电量、工作电压、工作电压数、工作电流、保证工作温度、产生电磁波量、工作频率、可以与设在与其他半导体集成电路器件或搭载有上述半导体集成电路器件的衬底基板之间的空间中的连接材料相连接的接线端子数目、接线端子间距、和厚度中选择的规格参数的数值不同，且最下层的或最上层的半导体集成电路器件的上述规格参数的数值为最小或最大。

公开(公告)号：CN1348216A

公开(公告)日：2002-05-08

申请号：CN01140933.9

申请日：2001-09-27

Applicant: 株式会社东芝

Inventor： 松尾美惠 ,  早坂伸夫 ,  有门经敏 ,  石内秀美 ,  作井康司 ,  田洼知章

IPC: H01L25/065

CPC classification number: H01L2224/16145

Abstract: 一种层叠型半导体器件,由包含半导体集成电路芯片且具有规格的多个半导体集成电路器件层叠而成,其中:上述半导体集成电路器件中的至少三个以上的预定的半导体集成电路器件按上述规格的值的大小的顺序进行层叠。