-
公开(公告)号：CN100573888C
公开(公告)日：2009-12-23
申请号：CN200710193000.8
申请日：2007-10-17
Applicant: 株式会社东芝
IPC: H01L27/12 , H01L23/522 , H01L21/84 , H01L21/768 , H01L27/115
CPC classification number: H01L27/105 , G11C16/10 , H01L27/0207 , H01L27/0688 , H01L27/11556 , H01L27/1157 , H01L27/11578 , H01L27/11582
Abstract: 根据本发明的一个方面，提供了一种非易失性半导体存储装置，包括：衬底；柱状半导体，被设置为垂直于所述衬底；电荷存储叠层膜，被设置在所述柱状半导体周围；第一导体层，其与所述电荷存储叠层膜接触并具有第一端部分，所述第一端部分具有第一端面；第二导体层，其与所述电荷存储叠层膜接触，与所述第一导体层分离并具有第二端部分，所述第二端部分具有第二端面；第一接触插塞，被设置在所述第一端面上；以及第二接触插塞，被设置在所述第二端面上。
-
公开(公告)号：CN101896977B
公开(公告)日：2013-07-03
申请号：CN200880119865.2
申请日：2008-09-09
Applicant: 株式会社东芝
Inventor： 井上裕文
IPC: G11C13/00
CPC classification number: G11C7/12 , G11C13/0004 , G11C13/0011 , G11C13/004 , G11C13/0069 , G11C2013/0076 , G11C2213/11 , G11C2213/12 , G11C2213/72
Abstract: 一种半导体存储器器件包括：多个平行的字线；多个平行的位线，其被形成为与所述多个字线相交；以及多个存储器基元，其被设置在所述字线与所述位线的交叉处。每一个存储器基元使其一端连接到所述字线而另一端连接到所述位线。所述器件还包括驱动电路，其操作为跨过所述字线和所述位线选择性地施加用于数据读取/写入的电压。所述器件还包括读出放大器电路，其被连接到所述多个位线并操作为读取/写入在所述存储器基元中存储的数据。所述器件还包括位线驱动辅助电路，其操作为基于由所述读出放大器电路从所述存储器基元读出的数据而选择性地调整所述多个位线上的电势。
-
公开(公告)号：CN101896977A
公开(公告)日：2010-11-24
申请号：CN200880119865.2
申请日：2008-09-09
Applicant: 株式会社东芝
Inventor： 井上裕文
IPC: G11C13/00
CPC classification number: G11C7/12 , G11C13/0004 , G11C13/0011 , G11C13/004 , G11C13/0069 , G11C2013/0076 , G11C2213/11 , G11C2213/12 , G11C2213/72
Abstract: 一种半导体存储器器件包括：多个平行的字线；多个平行的位线，其被形成为与所述多个字线相交；以及多个存储器基元，其被设置在所述字线与所述位线的交叉处。每一个存储器基元使其一端连接到所述字线而另一端连接到所述位线。所述器件还包括驱动电路，其操作为跨过所述字线和所述位线选择性地施加用于数据读取/写入的电压。所述器件还包括读出放大器电路，其被连接到所述多个位线并操作为读取/写入在所述存储器基元中存储的数据。所述器件还包括位线驱动辅助电路，其操作为基于由所述读出放大器电路从所述存储器基元读出的数据而选择性地调整所述多个位线上的电势。
-
Patent Agency Ranking
公开(公告)号：CN103310837B
公开(公告)日：2016-05-11
申请号：CN201310217179.1
申请日：2008-09-09
Applicant: 株式会社东芝
Inventor： 井上裕文
IPC: G11C13/00
CPC classification number: G11C7/12 , G11C13/0004 , G11C13/0011 , G11C13/004 , G11C13/0069 , G11C2013/0076 , G11C2213/11 , G11C2213/12 , G11C2213/72
Abstract: 一种半导体存储器器件包括：多个平行的字线；多个平行的位线，其被形成为与所述多个字线相交；以及多个存储器基元，其被设置在所述字线与所述位线的交叉处。每一个存储器基元使其一端连接到所述字线而另一端连接到所述位线。所述器件还包括驱动电路，其操作为跨过所述字线和所述位线选择性地施加用于数据读取/写入的电压。所述器件还包括读出放大器电路，其被连接到所述多个位线并操作为读取/写入在所述存储器基元中存储的数据。所述器件还包括位线驱动辅助电路，其操作为基于由所述读出放大器电路从所述存储器基元读出的数据而选择性地调整所述多个位线上的电势。
-
公开(公告)号：CN101828236B
公开(公告)日：2014-03-12
申请号：CN200880112062.4
申请日：2008-09-09
Applicant: 株式会社东芝
IPC: G11C13/00 , H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C11/5685 , G11C13/0004 , G11C13/0009 , G11C13/004 , G11C13/0064 , G11C2013/0054 , G11C2013/0073 , G11C2213/56 , G11C2213/71 , G11C2213/72
Abstract: 一种非易失性半导体存储器件包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器。脉冲产生器操作性地基于三值或更高的写入数据而产生用于使所述可变电阻器的电阻按三个或更多的阶段变化的多个类型的写入脉冲。选择电路操作性地基于写入地址而从所述存储器基元阵列选择写入目标存储器基元并将从所述脉冲产生器产生的所述写入脉冲供给到所述选择的存储器基元。
-
公开(公告)号：CN103310837A
公开(公告)日：2013-09-18
申请号：CN201310217179.1
申请日：2008-09-09
Applicant: 株式会社东芝
Inventor： 井上裕文
IPC: G11C13/00
CPC classification number: G11C7/12 , G11C13/0004 , G11C13/0011 , G11C13/004 , G11C13/0069 , G11C2013/0076 , G11C2213/11 , G11C2213/12 , G11C2213/72
Abstract: 一种半导体存储器器件包括：多个平行的字线；多个平行的位线，其被形成为与所述多个字线相交；以及多个存储器基元，其被设置在所述字线与所述位线的交叉处。每一个存储器基元使其一端连接到所述字线而另一端连接到所述位线。所述器件还包括驱动电路，其操作为跨过所述字线和所述位线选择性地施加用于数据读取/写入的电压。所述器件还包括读出放大器电路，其被连接到所述多个位线并操作为读取/写入在所述存储器基元中存储的数据。所述器件还包括位线驱动辅助电路，其操作为基于由所述读出放大器电路从所述存储器基元读出的数据而选择性地调整所述多个位线上的电势。
-
公开(公告)号：CN101828236A
公开(公告)日：2010-09-08
申请号：CN200880112062.4
申请日：2008-09-09
Applicant: 株式会社东芝
IPC: G11C13/00 , H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C11/5685 , G11C13/0004 , G11C13/0009 , G11C13/004 , G11C13/0064 , G11C2013/0054 , G11C2013/0073 , G11C2213/56 , G11C2213/71 , G11C2213/72
Abstract: 一种非易失性半导体存储器件包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器。脉冲产生器操作性地基于三值或更高的写入数据而产生用于使所述可变电阻器的电阻按三个或更多的阶段变化的多个类型的写入脉冲。选择电路操作性地基于写入地址而从所述存储器基元阵列选择写入目标存储器基元并将从所述脉冲产生器产生的所述写入脉冲供给到所述选择的存储器基元。
-
公开(公告)号：CN101165909A
公开(公告)日：2008-04-23
申请号：CN200710193000.8
申请日：2007-10-17
Applicant: 株式会社东芝
IPC: H01L27/12 , H01L23/522 , H01L21/84 , H01L21/768 , H01L27/115
CPC classification number: H01L27/105 , G11C16/10 , H01L27/0207 , H01L27/0688 , H01L27/11556 , H01L27/1157 , H01L27/11578 , H01L27/11582
Abstract: 根据本发明的一个方面，提供了一种非易失性半导体存储装置，包括：衬底；柱状半导体，被设置为垂直于所述衬底；电荷存储叠层膜，被设置在所述柱状半导体周围；第一导体层，其与所述电荷存储叠层膜接触并具有第一端部分，所述第一端部分具有第一端面；第二导体层，其与所述电荷存储叠层膜接触，与所述第一导体层分离并具有第二端部分，所述第二端部分具有第二端面；第一接触插塞，被设置在所述第一端面上；以及第二接触插塞，被设置在所述第二端面上。
-
-
-
-
-
-
-
Search Results
8
records
(took 0.018 seconds)
