公开(公告)号：CN101005276A

公开(公告)日：2007-07-25

申请号：CN200710001745.X

申请日：2007-01-16

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩

IPC: H03K3/03 ,  H03K3/354

CPC classification number: G11C7/22 ,  G11C7/222 ,  H03K3/0315 ,  H03K3/354

Abstract: 一种时钟信号产生电路，生成高速的4相时钟信号。同一构成的逻辑反相电路(10a、10b、10c、10d)各自具备PMOS晶体管(MP1)(以下简称MP1)、NMOS晶体管(MN1、MN2)(以下简称MN1、MN2)。MP1和MN1的栅极与输入端子(IN1)连接，MN2的栅极与输入端子(IN2)连接，MP1和MN1的漏极与输出端子(OUT)连接，MP1的源极与MN2的漏极连接，MN1的源极与可控制的电源(VC)连接，MN2的源极接地。逻辑反相电路(10a、10b、10c、10d)各自的输入端子(IN1和IN2)与逻辑反相电路(10b和10c、10c和10d、10d和10a、10a和10b)各自的输出端子(OUT)连接。

公开(公告)号：CN1581690A

公开(公告)日：2005-02-16

申请号：CN200410055689.4

申请日：2004-08-02

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩 ,  小林胜太郎

IPC: H03K5/13 ,  G11C11/407 ,  G06F1/10

CPC classification number: H03K5/133 ,  H03K5/135 ,  H03K2005/00058 ,  H03K2005/00241 ,  H03K2005/00247 ,  H03K2005/00273 ,  H03L7/0814 ,  H03L7/087

Abstract: 本发明提供一种延迟电路，实现DLL的低波动、小面积化。具有：具有多级延迟单元(101～110)的第1延迟电路串；具有多级延迟单元(111～121)的第2延迟电路串；以及，与第1延迟电路串的各级对应而设，根据分别输入的控制信号，对第1延迟单元的输出向第2延迟电路串对应的级的传送进行控制的多个传送电路(131～141)。内含逻辑回路是：第1延迟电路串的各级的延迟单元(101～110)将输入信号反相输出，第2延迟电路串的各级的延迟单元输入与该延迟单元对应的上述传送电路的输出和该延迟单元的前级延迟单元的输出，把输出信号输出到后级。通过对输入的信号的上升沿和下降沿的传输通路独立地进行选择，使占空比可变。

公开(公告)号：CN101252348A

公开(公告)日：2008-08-27

申请号：CN200810080765.5

申请日：2008-02-18

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩

IPC: H03K3/023 ,  G01R25/00 ,  H03K5/13 ,  H03K19/0185 ,  H03L7/099

CPC classification number: H03K3/0322 ,  H03K5/133 ,  H03L7/0995

Abstract: 本发明的电压控制振荡电路是一种差动环形振荡器型的电压控制振荡电路，将输入彼此反相的差动的时钟信号的差动延迟元件级联连接，通过偏压控制流入到差动延迟元件中的电流量，从而控制该差动的时钟信号的延迟量，该电压控制振荡电路具有：相位检测部，通过比较任意一个差动延迟元件的差动输出的输出电压、及被设定为检测异常动作的电压的参考电压，检测异常振荡并输出检测信号；和交叉耦合电路，设置在各差动延迟元件上，当输入了检测信号时，放大差动输出对之间的电位差。

公开(公告)号：CN1270461C

公开(公告)日：2006-08-16

申请号：CN02142432.2

申请日：2002-09-19

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩

IPC: H04J3/06 ,  H04L7/00 ,  H04L7/08

CPC classification number: G11C7/1066 ,  G11C7/22 ,  G11C7/222 ,  G11C11/4076

Abstract: 本发明提供了一种DLL电路及半导体集成电路装置。DLL电路(2)包括：延迟电路(21)、(22)，输入分频时钟CLK2，并延迟；相位检测器(23)，对分频时钟和延迟电路(22)的输出的相位差进行检测；计数器(24)，输出使延迟电路(21)、(22)的输出抽头切换的信号；延迟电路(31)、(32)，输入分频时钟CLK2，并延迟；多路复用器(35A)，输入延迟电路(31)、(32)的输出OUTR、OUTF，并输出信号CLKOE；伪多路复用器(36)，输入CLKOE，并具有与多路复用器(4)相同的延迟时间；伪缓冲器(37)，具有与输出缓冲器(5)相同的延迟时间；伪缓冲器(38)，具有与输入缓冲器相同的延迟时间。DLL电路(3)包括：相位检测器(33)，对输入缓冲器的输出CLK1和缓冲器(38)的输出的相位差进行检测；计数器(34)，输出使延迟电路(31)、(32)的输出抽头切换的信号。

公开(公告)号：CN100541383C

公开(公告)日：2009-09-16

申请号：CN02131644.9

申请日：2002-09-12

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩

IPC: G06F1/00 ,  G06F1/20 ,  H03K5/135 ,  H03K19/0175

CPC classification number: H03K5/131 ,  H03K5/133 ,  H03K5/15046 ,  H03L7/0814 ,  H03L7/089

Abstract: 本发明提供一种缩减电路规模和工作电流，并能实现高精度插补的插补电路和DLL。插补电路，按已设定的内分比对所输入的第1及第2信号(FINO、FINE)的相位差进行内分处理，并输出和内分处理后的数值相对应的延迟时间的输出信号，其构成包括波形合成单元(1)和偏置控制单元(2)，该波形合成单元包括：逻辑电路(OR1)，输入第1及第2信号并输出规定的逻辑运算结果；开关器件(MP1)，插入在连接输出端子(OUT)的接点(N1)和电源(VDD)间，利用逻辑电路(OR1)的输出信号进行导通及截止控制；由电流源(MN2)和用第1信号控制导通及截止的开关器件(MN4)组成的串联电路，和由电流源(MN3)和用第2信号控制导通及截止的开关器件(MN5)组成的串联电路并联连接在接点(OUT)和电源(VSS)间；偏置控制单元，根据规定内分比的控制信号(SEL0～SEL2)来控制电流电路中的开关的导通、截止，并使合计电流值的第1、第2的电流值(I1、I2)分别流向电流源(MN2、MN3)。

公开(公告)号：CN101043214A

公开(公告)日：2007-09-26

申请号：CN200610162423.9

申请日：2004-08-02

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩 ,  小林胜太郎

IPC: H03L7/081 ,  H03L7/087 ,  G06F1/10 ,  G11C11/407 ,  H03K5/13

CPC classification number: H03K5/133 ,  H03K5/135 ,  H03K2005/00058 ,  H03K2005/00241 ,  H03K2005/00247 ,  H03K2005/00273 ,  H03L7/0814 ,  H03L7/087

Abstract: 本发明提供一种延迟电路，实现DLL的低波动、小面积化。具有：具有多级延迟单元(101～110)的第1延迟电路串；具有多级延迟单元(111～121)的第2延迟电路串；以及，与第1延迟电路串的各级对应而设，根据分别输入的控制信号，对第1延迟单元的输出向第2延迟电路串对应的级的传送进行控制的多个传送电路(131～141)。内含逻辑回路是：第1延迟电路串的各级的延迟单元(101～110)将输入信号反相输出，第2延迟电路串的各级的延迟单元输入与该延迟单元对应的上述传送电路的输出和该延迟单元的前级延迟单元的输出，把输出信号输出到后级。通过对输入的信号的上升沿和下降沿的传输通路独立地进行选择，使占空比可变。

公开(公告)号：CN1767053A

公开(公告)日：2006-05-03

申请号：CN200510099973.6

申请日：2005-09-12

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩

IPC: G11C11/401 ,  G11C11/406 ,  G11C29/00

CPC classification number: G11C29/50016 ,  G11C11/401 ,  G11C11/406 ,  G11C11/40622 ,  G11C29/14

Abstract: 一种半导体存储装置，具有进行如下控制的电路：把缺陷单元的刷新周期设得比正常单元的刷新周期短，在输入的控制信号为某第1值时，在对与刷新指令对应而生成的第1地址的单元进行刷新时，在根据在刷新冗长ROM中预先程序化了的信息，预定的规定比特的值与所述第1地址不同的第2地址被判断为缺陷单元的场合，对所述第2地址的单元也进行刷新，在输入的控制信号为第2值时，与刷新指令对应而生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，预定的规定比特的值与所述第1地址不同的第2地址被判断为缺陷单元的场合，只对所述第2地址进行刷新。

公开(公告)号：CN1405650A

公开(公告)日：2003-03-26

申请号：CN02131644.9

申请日：2002-09-12

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩

IPC: G06F1/00 ,  G06F1/20 ,  H03K5/135 ,  H03K19/0175

CPC classification number: H03K5/131 ,  H03K5/133 ,  H03K5/15046 ,  H03L7/0814 ,  H03L7/089

Abstract: 本发明提供一种缩减电路规模和工作电流，并能实现高精度插补的插补电路和DLL。插补电路，按已设定的内分比对所输入的第1及第2信号FINO、FINE的相位差进行内分处理，并输出和内分处理后的数值相对应的延迟时间的输出信号，其构成包括：逻辑电路OR1，输入第1及第2信号并输出规定的逻辑运算结果；开关器件MP1，插入在连接输出端子OUT的接点N1和电源VDD间，利用逻辑电路OR1的输出信号进行导通及截止控制；波形合成单元1，由电流源MN2和用第1信号控制导通及截止的开关器件MN4组成的串联电路，和由电流源MN3和用第2信号控制导通及截止的开关器件MN5组成的串联电路并联连接在接点OUT和电源VSS间；偏置控制单元2，根据规定内分比的控制信号SEL0～SEL2来控制电流电路中的开关的导通、截止，并使合计电流值的第1、第2的电流值I1、I2分别流向电流源MN2、MN3。

公开(公告)号：CN101252348B

公开(公告)日：2011-07-20

申请号：CN200810080765.5

申请日：2008-02-18

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩

IPC: H03K3/023 ,  G01R25/00 ,  H03K5/13 ,  H03K19/0185 ,  H03L7/099

CPC classification number: H03K3/0322 ,  H03K5/133 ,  H03L7/0995

Abstract: 本发明的电压控制振荡电路是一种差动环形振荡器型的电压控制振荡电路，将输入彼此反相的差动的时钟信号的差动延迟元件级联连接，通过偏压控制流入到差动延迟元件中的电流量，从而控制该差动的时钟信号的延迟量，该电压控制振荡电路具有：相位检测部，通过比较任意一个差动延迟元件的差动输出的输出电压、及被设定为检测异常动作的电压的参考电压，检测异常振荡并输出检测信号；和交叉耦合电路，设置在各差动延迟元件上，当输入了检测信号时，放大差动输出对之间的电位差。

公开(公告)号：CN101043214B

公开(公告)日：2012-05-09

申请号：CN200610162423.9

申请日：2004-08-02

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩 ,  小林胜太郎

IPC: H03L7/081 ,  H03L7/087 ,  G06F1/10 ,  G11C11/407 ,  H03K5/13

CPC classification number: H03K5/133 ,  H03K5/135 ,  H03K2005/00058 ,  H03K2005/00241 ,  H03K2005/00247 ,  H03K2005/00273 ,  H03L7/0814 ,  H03L7/087

Abstract: 一种延迟电路，包括：具有多级延迟单元的延迟电路串；根据控制信号控制导通、截止的第1开关；和与控制信号对应的级数的延迟单元的输出连接，在输入信号的上升沿和下降沿的一方的跃变沿通过与选择控制信号对应的级数时导通，使共用节点从一逻辑值跃变到另一逻辑值的第2开关；生成上升和下降的信号的信号生成电路；按输入信号的上升沿和下降沿的另一个的跃变，把共用节点设定为一逻辑值的控制电路，由与奇数级的延迟单元的输出连接的第2开关和相应的第1开关构成的串联电路与第1共用节点连接，由与偶数级的延迟单元的输出连接的第2开关和相应的第1开关构成的串联电路与第2共用节点连接；对于第1及第2共用节点，备有各信号生成电路。