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公开(公告)号：CN101483061B
公开(公告)日：2012-06-06
申请号：CN200910002614.2
申请日：2009-01-09
Applicant: 尔必达存储器株式会社
Inventor： 松井义德
CPC classification number: G11C7/1075
Abstract: 本发明提供一种半导体存储装置和包括该半导体存储装置的数据处理系统。一种半导体装置，包括多个存储单元阵列、多个端口、多个内部地址生成电路以及控制器。多个内部地址生成电路可以生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址可以指定第一存储单元阵列的第一区域。第二内部地址可以指定第二存储单元阵列的第二区域。控制器从第一区域按顺序地读出一系列数据，并且将该读出的系列数据按顺序地写入至第二区域而不将该读出的系列数据传输至多个端口。
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公开(公告)号：CN101241750A
公开(公告)日：2008-08-13
申请号：CN200810005360.5
申请日：2003-08-22
Applicant: 尔必达存储器株式会社
Inventor： 松井义德
IPC: G11C7/10 , G11C11/4093 , G06F13/42
CPC classification number: G11C7/1048 , G06F13/4243 , G06F13/4256 , G11C7/10 , G11C8/18 , G11C11/401 , G11C11/4093 , G11C29/028 , G11C29/50012
Abstract: 通过减少由于在存储控制器和存储模块之间的不同布线中的分支和阻抗不匹配所引起的反射信号等的影响以及由于存储模块中的数据、命令/地址和时钟的传输延迟引起的影响，可以实现高速操作的存储系统。为此，存储系统包括存储控制器和安装了DRAM的存储模块。缓冲器安装在存储模块上。缓冲器和存储控制器通过数据布线、命令/地址布线和时钟布线互相连接。存储模块上的DRAM和缓冲器通过内部数据布线、内部命令/地址布线和内部时钟布线互相连接。数据布线、命令/地址布线和时钟布线可以级联连接至其它存储模块的缓冲器。在存储模块的DRAM和缓冲器之间，使用与时钟同步的数据相位信号实现高速数据传输。
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公开(公告)号：CN100409442C
公开(公告)日：2008-08-06
申请号：CN03154665.X
申请日：2003-08-22
Applicant: 尔必达存储器株式会社
Inventor： 松井义德
IPC: H01L27/00 , H01L21/8242 , G11C11/34
CPC classification number: G11C7/1048 , G06F13/4243 , G06F13/4256 , G11C7/10 , G11C8/18 , G11C11/401 , G11C11/4093 , G11C29/028 , G11C29/50012
Abstract: 通过减少由于在存储控制器和存储模块之间的不同布线中的分支和阻抗不匹配所引起的反射信号等的影响以及由于存储模块中的数据、命令/地址和时钟的传输延迟引起的影响，可以实现高速操作的存储系统。为此，存储系统包括存储控制器和安装了DRAM的存储模块。缓冲器安装在存储模块上。缓冲器和存储控制器通过数据布线、命令/地址布线和时钟布线互相连接。存储模块上的DRAM和缓冲器通过内部数据布线、内部命令/地址布线和内部时钟布线互相连接。数据布线、命令/地址布线和时钟布线可以级联连接至其它存储模块的缓冲器。在存储模块的DRAM和缓冲器之间，使用与时钟同步的数据相位信号实现高速数据传输。
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Patent Agency Ranking
公开(公告)号：CN1540665A
公开(公告)日：2004-10-27
申请号：CN200410036945.5
申请日：2004-04-21
Applicant: 尔必达存储器株式会社
CPC classification number: G11C11/408 , G11C5/00 , G11C5/04 , G11C5/06 , G11C7/1051 , G11C7/1063 , G11C8/12 , G11C29/1201 , G11C29/26 , G11C29/48 , H01L23/5384 , H01L25/0657 , H01L25/18 , H01L2224/16 , H01L2224/16145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/00014 , H01L2224/0401
Abstract: 根据本发明，可以获得如下结构的存储器模块，即在IO芯片上层叠多个DRAM芯片，各DRAM芯片和IO芯片通过贯通电极而连接，并且由IO芯片对系统数据信号和各DRAM芯片的内部数据信号进行相互转换。利用该结构，可以缩短多个DRAM芯片间的布线，并且可以仅在IO芯片上设置消耗电流大的DLL。
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公开(公告)号：CN1495896A
公开(公告)日：2004-05-12
申请号：CN03154665.X
申请日：2003-08-22
Applicant: 尔必达存储器株式会社
Inventor： 松井义德
IPC: H01L27/00 , H01L21/8242 , G11C11/34
CPC classification number: G11C7/1048 , G06F13/4243 , G06F13/4256 , G11C7/10 , G11C8/18 , G11C11/401 , G11C11/4093 , G11C29/028 , G11C29/50012
Abstract: 通过减少由于在存储控制器和存储模块之间的不同布线中的分支和阻抗不匹配所引起的反射信号等的影响以及由于存储模块中的数据、命令/地址和时钟的传输延迟引起的影响，可以实现高速操作的存储系统。为此，存储系统包括存储控制器和安装了DRAM的存储模块。缓冲器安装在存储模块上。缓冲器和存储控制器通过数据布线、命令/地址布线和时钟布线互相连接。存储模块上的DRAM和缓冲器通过内部数据布线、内部命令/地址布线和内部时钟布线互相连接。数据布线、命令/地址布线和时钟布线可以级联连接至其它存储模块的缓冲器。在存储模块的DRAM和缓冲器之间，使用与时钟同步的数据相位信号实现高速数据传输。
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公开(公告)号：CN101241750B
公开(公告)日：2011-04-06
申请号：CN200810005360.5
申请日：2003-08-22
Applicant: 尔必达存储器株式会社
Inventor： 松井义德
IPC: G11C7/10 , G11C11/4093 , G06F13/42
CPC classification number: G11C7/1048 , G06F13/4243 , G06F13/4256 , G11C7/10 , G11C8/18 , G11C11/401 , G11C11/4093 , G11C29/028 , G11C29/50012
Abstract: 通过减少由于在存储控制器和存储模块之间的不同布线中的分支和阻抗不匹配所引起的反射信号等的影响以及由于存储模块中的数据、命令/地址和时钟的传输延迟引起的影响，可以实现高速操作的存储系统。为此，存储系统包括存储控制器和安装了DRAM的存储模块。缓冲器安装在存储模块上。缓冲器和存储控制器通过数据布线、命令/地址布线和时钟布线互相连接。存储模块上的DRAM和缓冲器通过内部数据布线、内部命令/地址布线和内部时钟布线互相连接。数据布线、命令/地址布线和时钟布线可以级联连接至其它存储模块的缓冲器。在存储模块的DRAM和缓冲器之间，使用与时钟同步的数据相位信号实现高速数据传输。
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公开(公告)号：CN101483061A
公开(公告)日：2009-07-15
申请号：CN200910002614.2
申请日：2009-01-09
Applicant: 尔必达存储器株式会社
Inventor： 松井义德
CPC classification number: G11C7/1075
Abstract: 本发明提供一种半导体存储装置和包括该半导体存储装置的数据处理系统。一种半导体装置，包括多个存储单元阵列、多个端口、多个内部地址生成电路以及控制器。多个内部地址生成电路可以生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址可以指定第一存储单元阵列的第一区域。第二内部地址可以指定第二存储单元阵列的第二区域。控制器从第一区域按顺序地读出一系列数据，并且将该读出的系列数据按顺序地写入至第二区域而不将该读出的系列数据传输至多个端口。
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公开(公告)号：CN100405499C
公开(公告)日：2008-07-23
申请号：CN200410036945.5
申请日：2004-04-21
Applicant: 尔必达存储器株式会社
CPC classification number: G11C11/408 , G11C5/00 , G11C5/04 , G11C5/06 , G11C7/1051 , G11C7/1063 , G11C8/12 , G11C29/1201 , G11C29/26 , G11C29/48 , H01L23/5384 , H01L25/0657 , H01L25/18 , H01L2224/16 , H01L2224/16145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/00014 , H01L2224/0401
Abstract: 根据本发明，可以获得如下结构的存储器模块，即在IO芯片上层叠多个DRAM芯片，各DRAM芯片和IO芯片通过贯通电极而连接，并且由IO芯片对系统数据信号和各DRAM芯片的内部数据信号进行相互转换。利用该结构，可以缩短多个DRAM芯片间的布线，并且可以仅在IO芯片上设置消耗电流大的DLL。
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