公开(公告)号：CN1822392A

公开(公告)日：2006-08-23

申请号：CN200510076386.5

申请日：2005-06-10

Applicant: 富士通株式会社

Inventor： 田村直义 ,  岛宗洋介 ,  畑田明良 ,  片上朗 ,  岛昌司

IPC: H01L29/78

Abstract: 一种半导体器件，包括：栅电极，经由栅极绝缘膜形成在与沟道区域对应的硅衬底上；p型源极和漏极区域，形成在栅电极上的侧壁绝缘膜各外侧的硅衬底中；一对SiGe混晶区域，形成在侧壁绝缘膜各外侧的硅衬底中且与硅衬底为外延关系，以便分别被源极区域和漏极区域围绕，每个所述SiGe混晶区域生长到栅极绝缘膜和硅衬底之间的栅极绝缘膜界面的水平面之上的水平面，其中在SiGe混晶区域的各上表面上设置压应力膜。

公开(公告)号：CN101366104A

公开(公告)日：2009-02-11

申请号：CN200680052535.7

申请日：2006-02-08

Applicant: 富士通株式会社

Inventor： 岛昌司

IPC: H01L21/336 ,  H01L27/092 ,  H01L21/8238 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/7843 ,  H01L29/7848

Abstract: 本发明提供一种p沟道MOS晶体管和半导体集成电路装置，p沟道MOS晶体管包括：栅电极，其隔着栅极绝缘膜形成在硅基板上；以及p型源极区域和p型漏极区域，它们在所述硅基板中形成在所述栅电极正下方的沟道区域的两侧，所述栅电极在对置的一对侧壁面上分别载持有第一和第二侧壁绝缘膜，在所述硅基板上，分别在所述第一和第二侧壁绝缘膜的外侧，具有比所述栅电极的高度要高的第一和第二p型外延区域，所述第一和第二p型外延区域由应力膜连续地覆盖，所述应力膜隔着所述第一和第二侧壁绝缘膜来覆盖所述栅电极，并且所述应力膜中蓄积了拉伸应力。

公开(公告)号：CN1797783A

公开(公告)日：2006-07-05

申请号：CN200510066856.X

申请日：2005-04-29

Applicant: 富士通株式会社

Inventor： 岛宗洋介 ,  片上朗 ,  畑田明良 ,  岛昌司 ,  田村直义

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02579 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/28518 ,  H01L21/30608 ,  H01L29/045 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/45 ,  H01L29/4975 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/78 ,  H01L29/7833 ,  Y10S257/90

Abstract: 一种半导体器件，包括：栅电极，其经由栅极绝缘膜在相应于沟道区域的硅衬底上形成；p型扩散区域的源极和漏极区域，形成在栅电极的侧壁绝缘膜的各自外侧处的硅衬底中；以及一对SiGe混合晶体区域，形成在侧壁绝缘膜各自外侧处的硅衬底中，与所述硅衬底具有外延关系；SiGe混合晶体区域由彼此面对的各个侧壁表面限定；其中，在每一个SiGe混合晶体区域中，侧壁表面由多个小平面限定，所述多个小平面相对于硅衬底的主要表面以互相不同角度而分别形成。

公开(公告)号：CN101142685A

公开(公告)日：2008-03-12

申请号：CN200580049051.2

申请日：2005-03-11

Applicant: 富士通株式会社

Inventor： 岛昌司

IPC: H01L29/78 ,  H01L21/20 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092

CPC classification number: H01L21/26513 ,  A23D9/00 ,  A23D9/06 ,  C11B5/0035 ,  C11B5/0092 ,  H01L21/26506 ,  H01L21/26586 ,  H01L21/28202 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1054 ,  H01L29/665 ,  H01L29/7833

Abstract: 在Si基板(201)上依次堆积有价带能量值小于Si基板且迁移率大于Si基板的SiGe层(202)、Si保护层(203)和绝缘膜(204)的MOS结构的半导体器件中，利用以下方式来解决以下问题，其中：该问题是指，通过制造热处理工艺，阈值电压的绝对值向变小的方向偏移的问题，该问题起因于由于Ge的扩散而形成在上述Si保护层(203)和上述绝缘膜(204)之间的界面及其附近的负的固定电荷；该方式是指，伴随着通过NO气体退火处理而氮原子添加在上述半导体器件表面上的现象，在Si保护层和绝缘膜之间的界面及其附近诱发正电荷，以使上述负的固定电荷中和，从而使上述阈值电压向大的方向偏移。

公开(公告)号：CN1805144A

公开(公告)日：2006-07-19

申请号：CN200510077942.0

申请日：2005-06-15

Applicant: 富士通株式会社

Inventor： 畑田明良 ,  片上朗 ,  田村直义 ,  岛宗洋介 ,  岛昌司 ,  大田裕之

IPC: H01L27/092 ,  H01L29/78 ,  H01L21/8238 ,  H01L21/336

CPC classification number: H01L29/6656 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823835 ,  H01L21/823842 ,  H01L21/823864 ,  H01L29/6653 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848 ,  Y10S438/933

Abstract: 一种半导体集成电路器件包括：n沟道MOS晶体管，形成在硅衬底的第一器件区上；及p沟道MOS晶体管，形成在硅衬底的第二器件区上，其中n沟道MOS晶体管包括第一栅电极，该第一栅电极承载形成在其各个侧壁表面上的一对第一侧壁绝缘膜，p沟道MOS晶体管包括第二栅电极，该第二栅电极承载形成在其各个侧壁表面上的一对第二侧壁绝缘膜；第一和第二SiGe混合晶体区，外延形成在第二器件区中，以使其填充形成在第二侧壁绝缘膜各个外侧处的第一和第二沟槽，从而被包含在p沟道MOS晶体管的源极扩散区和漏极扩散区中，在第一器件区中n型源极扩散区和漏极扩散区之间的距离大于在第二器件区中p型源极扩散区和漏极扩散区之间的距离。